FPGA课件概要1.ppt

见《数字系统设计与Verilog HDL 》 P163例6.8 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P44 本来是想实现一个二选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P45 本来是想实现一个三选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 当然如果希望sel[1:0]不取00或11时，q保持原来的值，则不必给出default语句。 MAX + PLUS II和Quartus II都支持for语句！ （见《数字系统设计与Verilog HDL》P165[例6.10]) 位于voter7文件夹中 用for语句实现两个8位二进制数乘法（见《数字系统设计与Verilog HDL 》 P165[例6.11]) mult_for.v位于mult_for文件夹中 见《数字系统设计与Verilog HDL》P166[例6.12] mult_repeat.v位于mult_ repeat文件夹中。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P46~47 count1s_while.v位于count1s_while文件夹中。 cou