基于Verilog_HDL设计的出租车计价器.docVIP

华北水利水电大学EDA课程设计 题 目： 出租车计价器 专 业： 通 信 工 程 年 级： 2011级 学 生： 李高飞 学 号： 201114715 指导教师： 司孝平 完成日期： 2013 年 12月 27日  摘　要：本文介绍了一种采用进行出租车计费器的设计本设计实现了出租车计费器所需的一些基本功能Quartus II9.0软件平台下，采用Verilog HDL 硬件描述语言描述和模拟仿真了分频模块、计程模块计费模块译码动态扫描模块Quartus，Verilog HDL Abstract：This article describes the design ideas and ethods of the taximeter, through the programmable logic device (FPGA/CPLD). The design of a taximeter to achieve the required basic functions, The total of billing included the starting price, metered, and wait for time billing. Through the Quartus II 9.0 Software Platform，Using Verilog HDL language completed the description and simulation of frequency module, the meter module, Billing module, timing modules, decoding, dynamic scanning display module. IT It has completed the taxi meter simulation and the hardware circuit. Keywords: FPGA, Taximeter, Quartus, Verilog HDL 目　　录 1.前　言 1 2.总体方案设计 2 2.1 设计要求 2 2.2 方案论证与选择 2 2.3 设计思想及原理 3 3.单元模块设计 5 3.1 分频模块 5 3.1.1 计数器分频模块 5 3.1.2 计数器分频模块仿真结果 5 3.1.3 数码管分频模块 6 3.2 计程模块 6 3.2.1 计程模块电路 6 3.2.2 计程模块仿真结果 7 3.3 计时模块 7 3.3.1 计时模块电路 7 3.3.2 计时模块的仿真结果 7 3.4 控制模块 8 3.4.1 控制模块电路 8 3.4.2 计时模块的仿真结果 9 3.5 计费模块 10 3.5.1 控制模块电路 10 3.5.2 计费模块的仿真结果 10 2.6 数码管显示模块 11 4.整体顶层模块设计 12 4.1 整体顶层模块电路 12 5.系统功能仿真及调试 13 5.1 系统仿真及调试 13 6.总结与体会 16 致　谢 17 参考文献 17 附录A:　单元模块Verilog HDL源代码 18 A.1 计数器的分频模块VerilogHDL源代码 18 A.2数码管的分频模块VerilogHDL源代码 18 A.3 计程模块VerilogHDL源代码 19 A.4 计时模块VerilogHDL源代码 20 A.5 控制模块VerilogHDL源代码 21 A.6 计费模块VerilogHDL源代码 21 A.7 数码管显示模块VerilogHDL源代码 21 A.8整体顶层模块VerilogHDL源代码 23 附录B:　整体顶层电路图 24  2.总体方案设计 2.1 设计要求 该出租车计价器实现功能： 1、行程≤4公里，且等待累计时间≤2分钟，起步费为8.0元。 2、行程4公里外，以每公里1.0元，等待累计时间2分钟外，以每分钟以1.0元计费。 3、能显示行驶公里数、等待累计时间和最后的总费用。 4、能通过修改程序来对计费要求实现改变。 用Verilog HDL语言设计符合上述功能要求的出租车计费器，并用层次化设计方法设计该电路，各计数器的计数状态用功能仿真的方法验证，并通过有关波形确认电路设计是否正确。 2.2 方案论证与选择 方案一：采用数字电路控制，其原理图如图1-1所示。采用传感器件，输出脉冲信号，经过放大整形最为移位寄存器的脉冲，实现计价，但是考虑到这中电路性能不够稳定，故障率高，如要做到很精确多功能则其规模较大，难调