FPGA中verilog 时序逻辑电路设计.ppt

用VerilogHDL语言完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可 。 2、4、8、16分频电路设计 2的整数次幂的分频器 module div1(clk,rst,clk2,clk4,clk8,clk16); input rst,clk; output clk2,clk4,clk8,clk16; wire clk2,clk4,clk8,clk16; reg [3:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=4’b0000; else cnt=cnt+1; end assign clk2 = cnt[0]; assign clk4 = cnt[1]; assign clk8 = cnt[2]; assign clk16= cnt[3]; endmodule 电路的功能仿真波形 6分频电路设计与实现 对于分频倍数不是 2 的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面用VHDL设计一个对时钟信号进行 6 分频的分频器 电路的仿真波形图 在进行硬件设计的时候，往往要求得到一个占空比不是 1:1 的分频信号，这时仍采用计数器的方法来产生占空比不是 1:1 的分频信号。下面源代码描述的是这样一个分频器：将输入的时钟信号进行 16 分频，分频信号的占空比为 1:15 ，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。 占空比1:15分频电路设计 占空比为1:15的分频电路设计 module div1_15(clk,rst, clk16); input rst,clk; output clk16; reg clk16; reg [3:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=4’b0000; else cnt=cnt+1; end always@(posedge clk or posedge rst) begin if(rst==1’b1) clk16=1’b0; else if(clk16==15) clk16=1’b1; else clk16=1’b0; end endmodule 电路仿真波形图 偶分频电路设计 module div6(clk,rst,clk6); input rst,clk; output clk6; reg clk6; reg [1:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=2’b00; else if(cnt==2)begin cnt=2’b00; clk6=~clk6; end else cnt=cnt+1; end endmodule 第4章 时序逻辑电路设计 1.时序电路的基本概念 数字电路按照结构特点不同分为两大类：组合逻辑电路（简称组合电路）和时序逻辑电路（简称时序电路）。 组合电路是指由各种门电路组合而成的逻辑电路，输出只取决于当前输入信号的变化，与以前各时刻的输入或输出无关；组合电路没有记忆功能。例如：编/译码器、加法器等常用数字电路都属于组合电路。 时序逻辑电路是具有记忆功能的逻辑电路，记忆元件一般采用触发器。因此，时序逻辑电路由组合电路和触发器组成，其等效模型如图4.5所示。 1模型 时序电路按其状态的改变方式不同，可分为同步时序逻辑电路和异步时序逻辑电路两种，在图4.5中，当CLK1与CLK2为相同信号时，该电路为同步电路；当CLK1与CLK2为不同信号时，该电路为异步电路。 1建立和保持时间 触发器的建立时间（Tsu）是指时钟有效沿（这里指上升沿）到来之前数据应保持稳定的时间。 触发器的保持时间（Thd）是指时钟有效沿（这里指上升沿）到来之后数据应保持稳定的时间。 CLK DATA D Q CLK CLK DATA Tsu Thd 1.同步电路设计规则 （1）在用Verilog HDL进行数字逻辑设计时，只使用一个主时钟，同时只使用同一个时钟沿（上升沿或下降沿）。 （2）在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。 （3）当全部电路不能用同步电路思