darm的基本工作原理darm的基本工作原理 林振华林振华 内容标题 .doc

DARM的基本工作原理DARM的基本工作原理 林振華林振华 內容標題導覽：｜前言｜DRAM的工作原理｜記憶單元｜感應放大器｜内容标题导览：｜前言｜DRAM的工作原理｜记忆单元｜感应放大器｜ 　 前言前言 由於資訊科技的帶動使得半導體記憶體的技術突飛猛進，尤其這三十幾年來DRAM由最早期的1K DRAM到目前的512M DRAM不論是記憶容量的增加、存取速度的提昇、每單位位元的成本降低等改變速度都非常快速，因此DRAM的相關技術無疑已經是半導體技術的領先指標了。由于资讯科技的带动使得半导体记忆体的技术突飞猛进，尤其这三十几年来DRAM由最早期的1KDRAM到目前的512M DRAM不论是记忆容量的增加、存取速度的提升、每单位位元的成本降低等改变速度都非常快速，因此DRAM的相关技术无疑已经是半导体技术的领先指标了。 然而，自4K DRAM改用單一電晶體+電容的記憶單元結構以來基本記憶單元(Memory Cell)的結構特性並未改變太多，因此雖然目前記憶容量已經增加到512M以上，然而DRAM的基本工作原理仍然是沒有太大改變。然而，自4KDRAM改用单一电晶体+电容的记忆单元结构以来基本记忆单元(Memory Cell)的结构特性并未改变太多，因此虽然目前记忆容量已经增加到512M以上，然而DRAM的基本工作原理仍然是没有太大改变。 　 DRAM的工作原理DRAM的工作原理 DRAM的結構DRAM的结构 MOS DRAM的標準架構如圖1所示，每個記憶單元可儲存一個位元的數位資料0或1，記憶單元藉由行(row)與列(column)方式的排列形成二次元陣列，假設由n行和m列的記憶單元所排列成的二次元陣列時可以構成n×m=N位元記憶體。MOS DRAM的标准架构如图1所示，每个记忆单元可储存一个位元的数位资料0或1，记忆单元藉由行(row)与列(column)方式的排列形成二次元阵列，假设由n行和m列的记忆单元所排列成的二次元阵列时可以构成n×m=N位元记忆体。 當資料寫入或由記憶單元中讀取時，是將記憶單元的位址輸入行和列位址緩衝器(address buffer)，並利用行解碼器(row decoder)選擇n條字元線(word line)中特定的一條，每一條字元線會與m條位元線(bit line)和m位元的記憶單連接，位元線與記憶單元之間具有一個感應放大器放大儲存在記憶單元中的訊號，因此m條位元線具有m個感應放大器(sense amplifier)。当资料写入或由记忆单元中读取时，是将记忆单元的位址输入行和列位址缓冲器(addressbuffer)，并利用行解码器(row decoder)选择n条字元线(wordline)中特定的一条，每一条字元线会与m条位元线(bit line)和m位元的记忆单连接，位元线与记忆单元之间具有一个感应放大器放大储存在记忆单元中的讯号，因此m条位元线具有m个感应放大器(sense amplifier)。 當選擇字元線之後，列解碼器(column decoder)會選擇m條位元線其中的一條，被選擇的位元線之感應放大器透過資料輸出入線(I/O線)與輸出入線路連接，然後根據控制線路的指令進行資料讀取或寫入。当选择字元线之后，列解码器(column decoder)会选择m条位元线其中的一条，被选择的位元线之感应放大器透过资料输出入线(I/O线)与输出入线路连接，然后根据控制线路的指令进行资料读取或写入。 其中，輸出入線路是由輸出預放大器、輸出主放大器和資料輸入緩衝器等線路所構成。其中，输出入线路是由输出预放大器、输出主放大器和资料输入缓冲器等线路所构成。 根據以上的介紹DRAM的基本架構包括：根据以上的介绍DRAM的基本架构包括： ˙排列成二次元陣列的記憶單元。˙排列成二次元阵列的记忆单元。 ˙感應放大器。˙感应放大器。 ˙位址緩衝器(行/列)及位址解碼器(行和列)。˙位址缓冲器(行/列)及位址解码器(行和列)。 ˙輸出預放大器、輸出主放大器和輸入緩衝器等輸出入線路。˙输出预放大器、输出主放大器和输入缓冲器等输出入线路。 ˙控制線路等。˙控制线路等。 而資料的傳輸路徑則是藉由字元線、位元線、資料輸出入線(I/O線)等路徑進行傳遞。而资料的传输路径则是藉由字元线、位元线、资料输出入线(I/O线)等路径进行传递。  　 記憶單元记忆单元 記憶單元的基本結構记忆单元的基本结构 自4K DRAM之後，DRAM記憶單元的結構便是由一個電晶體和一個電容所構成。自4K DRAM之后，DRAM记忆单元的结构便是由一个电晶体和一个电容所构成。 雖然後來陸續提出一些新的DRAM記憶單元結構，但是不論元件數目或是線路數目方面，都比1個電晶體+1個電容的結構