计算机组成原理---第2章.pptVIP

尾数处理 截断 舍入 尾数用原码表示时 只要尾数最低为1或者移出位中有1数值位，使最低位置1 0舍1入 [例30]设有浮点数x＝0.510, y= -0.437510 ,用二进制求（x * y）浮 。 [例31] 设基数R=10, x=10Ex×Mx=102×0.4 ,y=10Ey×My=103×0.2 , 用浮点法求x×y=? x÷y=?解：Ex=2, Ey=3, Mx=+0.4, My=+0.2　x×y=10(Ex+Ey)×(Mx×My)=102+3×(0.4×0.2)=8000　x÷y=10(Ex-Ey)×(Mx÷My)=102-3×(0.4÷0.2)=0.2 1、提高并行性的两个渠道： 空间并行性：增加冗余部件，如增加多操作部件处理机和超标量处理机 时间并行性：改善操作流程如：流水线技术 2.6.3 浮点运算流水线 在流水线中必须是连续的任务，只有不断的提供任务才能充分发挥流水线的效率 把一个任务分解为几个有联系的子任务。每个子任务由一个专门的功能部件实现 在流水线中的每个功能部件之后都要有一个缓冲寄存器，或称为锁存器 流水线中各段的时间应该尽量相等，否则将会引起“堵塞”和“断流”的现象 流水线需要有装入时间和排空时间，只有当流水线完全充满时，才能充分发挥效率 2、流水技术原理 一个具有k 级过程段的流水线处理 n 个任务 需要的时钟周期数 为Tk＝k＋(n－1)， 如果用非流水线的硬件来处理， 所需要的时间为： TL＝n·k k级线性流水线的加速比： 流水线浮点运算器 A＝a×2P,　　B＝b×2q 　　在4级流水线加法器中实现上述浮点加法时,分为以下操作： (1) 求阶差 (2) 对阶 (3) 相加 (4) 规格化 [例32] 假设有一个4级流水浮点加法器每个过程段所需的时间为：0操作数检查 τ1＝70ns,对阶 τ2＝60ns,相加τ3＝90ns,规格化 τ4＝80ns,缓冲寄存器L的延时为 tl＝10ns,求 (1)4 级流水线加法器的加速比为多少？ (2)如果每个过程段的时间相同,即都为75ns,(包括缓冲寄存器时间),加速比是多少？ [解:](1)加法器的流水线时钟周期至少为 τ＝90ns＋10ns＝100ns 如果采用同样的逻辑电路,但不是流水线方式,则浮点加法所需的时间为τ1＋τ2＋τ3＋τ4 ＝300ns 4级流水线加法器的加速比为Ck＝300/100＝3 (2) 当每个过程段的时间都是75ns时,加速比为 Ck＝300/75＝4 完成n个任务 使用流水线所需时间 Tk=[k+(n-1)]t = [k+(n-1)] X 100ns 使用非流水线所需时间 TL= n X 300ns nk时， TL/ Tk=n300/ [k+(n-1)]100=3 [例33] 已知计算一维向量ｘ,ｙ的求和表达式如下： 试用4段的浮点加法流水线来实现一维向量的求和运算,这4段流水线是阶码比较、对阶操作、尾数相加、规格化。只要求画出向量加法计算流水时空图。 算术逻辑运算的实现（74181） M=L时，对进位信号没有影响，做算术运算 M=H时，进位门被封锁，做逻辑运算 说明： 74181执行正逻辑输入/输出方式的一组算术运算和逻辑运算和负逻辑输入/输出方式的一组算术运算和逻辑运算是等效的。 A=B端可以判断两个数是否相等。 4片（组）的先行进位逻辑 Cn+x=G0+P0Cn Cn+y=G1+P1Cn+x=G1+G0P1+P0P1Cn Cn+x=G2+P2Cn+y =G2+G1P2+G0P1P2+P0P1P2Cn Cn+4=G3+P3Cn+z =G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn =G*+P*Cn G*为成组先行进位发生输出 P*为成组先行进位传送输出 4、两级先行进位的ALU 2个74L182 8个4位ALU74L181 2.5.3 内部总线 内部总线 机器内部各部份数据传送频繁,可以把寄存器间的数据传送通路加以归并,组成总线结构。 分类 所处位置 内部总线（CPU内） 外部总线（系统总线） 逻辑结构 单向传送总线 双向传送总线 1、单总线结构的运算器 2.6.1 浮点加法、减法运算 2.6.2 浮点乘法、除法运算 2.6.3 浮点运算流水线 2.6.4 浮点运算器实例 2.6 浮点运算方法和浮点运算器 电子质量(克)： 9×10-28 = 0.9×10-27太阳质量(克)： 2×1033 = 0