第五章 VHDL语言主要描述语句.pptVIP

第五章 VHDL语言的主要描述语句;VHDL语言描述系统硬件行为时，按语句执行顺序可以分为顺序（Sequential）描述语句和并发（Concurrent）描述语句。灵活运用这两类语句就可以正确地描述系统的并发行为和顺序行为。 例如，进程语句（Process Statement）是一个并发语句。在一个构造体内可以有几个进程语句同时存在，各进程语句是并发执行的。但是，在进程内部所有语句应是顺序描述语句，也就是说，是按书写的顺序自上至下，一个语句一个语句地执行的。例如，IF 语句、LOOP语句等都属于此类顺序描述语句。;5.1 顺序描述语句;5.1.1 WAIT语句;1、WAIT ON;举例1;举例2;2、WAIT UNTIL; WAIT UNTIL ((X*10)100); 在这个例子中，当信号量X的值大于或等于10时，进程执行到该语句将被挂起；当X的值小于10时进程再次被启动，继续执行WAIT 语句的后继语句。;例：用wait until语句描述时钟沿，实现D触发器 architecture rtl of d is begin process begin wait until clkevent and clk=1; q = d; end process; end rtl; ;3、WAIT FOR;例如： WAIT FOR (a*(b+c)); 此语句中，FOR后面是一个时间表达式，a*(b+c)是时间量。WAIT FOR 语句在等待过程中，要对表达式进行一次计算，计算结果返回的值就作为该语句的等待时间。例如,a=2,b=50ns,c=70ns。那么WAIT FOR (a*(b+c))这个语句将等待240ns，也就是说该语句和WAIT FOR 240ns是等价的。;4、多条件WAIT语句; 应该注意的是，在多条件等待时，表达式的值至少应包含一个信号量的值，例如： WAIT UNTIL (interrupt=TRUE) OR (old_clk=‘1’); 如果该语句的interrupt和old_clk两个都是变量，而不是信号量，那么，即使两个变量的值有新的改变，该语句也不会对表达式进行评估和计算（事实上，在挂起的进程中变量的值是不可能改变的）。这样，该等待语句将变成无限的等待语句，包含该等待语句的进程就不能再启动。在多种等待条件中，只有信号量变化才能引起等待语句表达式的一次新的评价和计算。;5、超时等待;超时等待举例;加入超时等待的语句;5.1.2 断言语句（ASSERT);例： ASSERT(sendB=‘ 1 ‘) REPORT “sendB timed out at ‘ 1’ ” SEVERITY ERROR; 该断言语句的条件信号量是sendB=‘1’。如果执行到该语句时，信号量sendB=‘0’，说明条件不满足，就会输出REPORT后跟的文字串。该文字串说明，出现了超时等待错误。SEVERITY后跟的错误等级告诉操作人员，其出错等级为ERROR。;5.1.3 信号代入语句;5.1.4 变量赋值语句;1）赋值方式的不同： 变量：= 表达式； 信号 = 表达式； 2）硬件实现的功能不同： 信号代表电路单元、功能模块间的互联，代表实际的硬件连线；变量代表电路单元内部的操作，代表暂 存的临时数据。 3）有效范围的不同： 信号：程序包、实体、结构体；全局量。 变量：进程、子程序；局部量。 4）赋值行为的不同： 信号赋值延迟更新数值；变量赋值立即更新数值；; 信号赋值： architecture rtl of sig is signal a,b : std_logic; -- 定义信号 begin process(a, b) begin a = b ; b = a ; end process ; end rtl ; -- 结果是 a 和 b 的值互换; 变量赋值： architecture rtl of var is begin process var