第四章Verilog设计初步与入门.pptVIP

4.2.2 电平触发型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 module LATCH1(CLK,D,Q); input CLK,D; output Q; reg Q; always @(D,CLK) if(CLK) Q=D; else Q=Q; endmodule 4.2.3 含异步复位/时钟使能型触发器及其Verilog表述 4.2 时序模块及其Verilog表述 module DFF2(CLK,D,Q,RST,EN); input CLK,D,RST,EN; output Q; reg Q; always @(posedge CLK,negedge RST) begin if(!RST) Q=0; else if(EN) Q=D; end endmodule 4.2.4 同步复位型触发器及其Verilog表述 4.2 时序模块及其Verilog表述 module DFF2(CLK,D,Q,RST); input CLK,D,RST; output Q; reg Q; always @(