EDA二 位加法计数器设计.pdfVIP

6）可调时钟输出单元 底板上 ADJ_CLK 为 4 位拨码开关 SW17--SW20 来控制输出 40M 分频后的可调时钟 具体对应如下 SW20 SW19 SW18 SW17 ADJ_CLK 1 1 1 1 1Hz 0 1 1 1 5Hz 1 0 1 1 10Hz 0 0 1 1 25Hz 1 1 0 1 50Hz 0 1 0 1 500Hz 1 0 0 1 1KHz 0 0 0 1 2.5KHz 1 1 1 0 10KHz 0 1 1 0 20KHz 1 0 1 0 50KHz 0 0 1 0 200KHz 1 1 0 0 500KHz 0 1 0 0 2MHz 1 0 0 0 5MHz 0 0 0 0 20MHz CLK1 10MHz 固定时钟(40MHz 分频产生) CLK2 1MHz CLK3 100KHz CLK4 5KHz CLK5 100Hz 1 实验四 4 位加法计数器设计 一、实验目的 学习时序逻辑电路的设计、仿真和硬件测试；加深理解 VHDL 设计技术。 二、实验原理 图 4-4-1 是一含计数使能、异步复位和计数值并行预置功能的 4 位加法计数器，其 VHDL 描 述参见例 4-4-1 。由图 4-4-1 所示，图中间是 4 位锁存器(即 D 触发器) ；RST 是异步清零信号，高 电平有效；CLK 是锁存信号；D[3..0]是 4 位数据输入端；PST 是同步并行预置信号，高电平有 效，置数值为 Data[3:0] ；Outy[3:0]是计数值输出；Cout 是计数溢出信号。 ① RST 为异步清零信号，高电平有效，一旦 RST=1 ，4 位锁存器输出状态复位为“0000 ”； ② ENA 为同步计数使能信号，当 CLK 为上升沿时 当 ENA= “1”时，加法计数，CQI= CQI+1 ； 当 ENA= “0 ”时，保持原数，CQI= CQI ； ③ PST 为同步并行预置信号，当 CLK 为上升沿时 如 PST=1 时, 进行并行预置，4 位锁存器输出状态预置为 Data[3:0] 。 图4-4-1 含计数使能、异步复位和计数值并行预置功能的 4 位加法计数器 三、实验内容 （1）对例 4-4-1 含计数使能、异步复位和计数值并行预置功能的 4 位加法计数器的 VHDL 设 计，说明例中各语句的作用，并详细描述示例的功能特点。 （2 ）在例 4-4-1 的基础上进行修改，完成含异步清 0 和同步时钟使能功能的十进制加法计数 器的 VHDL 设计，在 Quartus II 上对其进行编辑、编译、综合、适配、时序仿真、引脚锁定以及 硬件下载，并且进行元件封装入库。 引脚锁定以及硬件下载测试：功能选择位 M[3..0]状态为 0001，即 16 位拨码 SW1—SW16 被 选中输出到总线 D[15..0] ，用 SW1 （D0 ）控制 ENA ；用 SW2 （D1 ）控制 RST ；Outy 是计数输