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电荷缺陷储存式快闪记忆体其理论发展及实作分析(II)
行
理論
精
類
行 年年
行 立
連
論
理
年
電荷缺陷儲存式快閃記憶體其理論發展及實作分析 (II)
Fabrication, Analysis and Modeling of Trapping Mechanisms for
Charge Trapping Flash Memory (II)
計畫編號： NSC 97-2221-E-007-135
執行期限：97 年8月 1日至 98 年7月 31日
主持人：連振炘 教授 清華大學電子工程研究所
一、中文摘要 overcome the bottleneck of scalability, the
Charge Trapping Flash (CTF) memory offers a
近年來傳統浮動閘式快閃記憶體，由於穿 promising alternative to further scale Flash
隧介電層在物理上的極限使其發展將面臨極
memory technology.
嚴苛的挑戰，而電荷缺陷儲存式快閃記憶體
(Charge Trapping Flash) 被研發出作為替代之 The goal of this year project is to study the
新架構元件。在微縮趨勢之下，因為製程技 trapping mechanisms of Charge Trapping Flash
術可相容與 CMOS 製程且具有良好的耦合效 through fully fabrication and characterization.
應之免疫力，所以被視為極有潛力之記憶體 In this report, we reveal the physical results of
架構。 the implementation for a single cell device
電荷缺陷儲存式記憶體的優劣與本身捕 under biased conditions, and with repeated
捉層中能階缺陷其捕捉載子的機制有直接的 program/erase cycles, and investigate the
關係，其相關厚度 架構影響元件效能甚大。 characteristics of cell endurance. Also, we will
因此，本年計劃主要針對捕捉層進行不同厚 summarize the relationship between cell device
度之可靠度測試，討論對於元件效能之影 parameters and their performance in reliability.
響，文中將呈現此年度內寫入/抹除之速度與
可靠度之電性量測 成效與相關架構參數之關 Keywords: Charge Trapping Flash Memory,
係。 Endurance, Reliability, Trapping Layer
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