68 可编程逻辑器件-PLA.PPT

* * 6.8 可编程逻辑器件-PAL（2/2） ROM可以实现任意有k个变量的逻辑函数，但k通常较小。 PAL可以实现一些有很多个变量的逻辑函数。 有些输出可以有选择地反相或不反相； 有些输出可以返回作为输入，以便构成多级电路。 W，X，Y，Z=？ * * 6.8 可编程逻辑器件-PLA （1/3） Programmable Logic Array (PLA) – 由一个可编程的与门阵列和一个可编程的或门阵列组成，应用灵活，但结构复杂。 一个4输入3输出6个乘积项的PLA。 * * 例6.4 一个PLA的应用实例。 F1 =? F2 =? 6.8 可编程逻辑器件-PLA（2/3） * * 例6.5 用PLA实现下列函数 6.8 可编程逻辑器件-PLA（3/3） * * 6.9 复杂可编程逻辑器件CPLD（1/5） 一般结构（互连多个小PLD比一个大PLD所需的面积小） * * 6.9 复杂可编程逻辑器件CPLD（2/5） Xilinx 9500系列CPLD的体系结构 * * 6.9 复杂可编程逻辑器件CPLD（3/5） Xilinx 9500系列功能块FB的体系结构 乘积项输出使能控制 乘积项输出使能 * * 6.9 复杂可编程逻辑器件CPLD（4/5） Xilinx 9500系列的乘积项分配器和宏单元 数据分配器 * * 6.9 复杂可编程逻辑器件CPLD（5/5） Xilinx 9500系列的I/O模块 7种输出使能控制方式 转换速率控制 上拉电阻 用户可编程接地 * * 6.10 现场可编程逻辑器件-FPGA（1/5） FPGA的一般结构 * * 6.10 现场可编程逻辑器件-FPGA（2/5） 由嵌入式阵列块（EAB）、逻辑阵列块（LAB）、快速通道互连和输入/输出单元组成。 * * 6.10 现场可编程逻辑器件-FPGA（3/5） 每个LAB由8个逻辑单元（LE）、进位链和级联链、控制信号和局部互连组成。 * * 6.10 现场可编程逻辑器件-FPGA（4/5） 每个LE含有一个4输入查找表、一个可编程D触发器、一个进位链和一个级联链。 * * 6.10 现场可编程逻辑器件-FPGA（5/5） 进位链运用— n 位全加器 与、或逻辑级联 * * 小结（1/1） 设计空间 扇出系数 噪声系数 门的传播延迟 传输延迟模型 惯性延迟模型 触发器定时 输入信号建立时间 输入信号保持时间 时序电路定时 异步交互 同步与亚稳态 可编程逻辑器件 * * 逻辑与计算机 设计基础 Logic and Computer Design Fundamentals M. Morris Mano Charles R. Kime 邝继顺: 基地310, jshkuang@, 975897802 * * 第6章 可选的设计主题（1/3） 授课内容： 设计空间 传输延迟与定时 异步交互 可编程实现技术 * * 要求： 掌握集成电路的电气基础知识，以便构建出符合实际要求的电路和系统; 掌握门电路延时、触发器定时、时序电路定时原理，能设计出符合定时要求的同步时序电路; 了解可编程逻辑器件的基本工作原理。 第6章 可选的设计主题（2/3） * * 习题： 完成练习5、6、8、10、15、16、21。 第6章 可选的设计主题（3/3） * * 6.1 集成电路-集成规模（1/1） 集成度 SSI (small-scale integrated) - fewer than 10 gates MSI (medium-scale integrated) - 10 to 100 gates LSI (large-scale integrated) - 100 to thousands of gates VLSI (very large-scale integrated) - thousands to 100s of millions of gates SSI - ≤102 gates (小规模) MSI - 102 to 103 gates (中规模) LSI - 103 to 105 gates (大规模) VLSI - 105 to 107 gates (超大规模) ULSI - 107 to 109 gates (特大规模) GLSI - 109 gates (巨大规模) * * 6.1 集成电路-MOS晶体管（1/2） N沟道晶体管的截止状态：G-S两极之间没有正向电压。 DD n-Channel transistor: OFF – no D-to-S current 0 V olts V V olts 0 V olts * * 0 Volts V Volts DD n-Channel t