硬件十万个为什么——DDR3的工作原理.pptxVIP

硬件十万个为什么 —— DDR3的工作原理 杜盼 dzplay@ 目录 DDR的片内结构 DDR的读写流程 DDR的基础命令 DDR的读写时序与参数 DDR的片内结构框图 上图是一片容量4Gb，数据位宽为8bit的DDR3 SDRAM的结构图 DDR的片内结构说明 控制器单元：包括输入命令解析，模式配置控制部分； 行地址选通单元：行激活通过此处操作； Bank控制逻辑：行/列地址解码用到bank选通 列地址选择单元，读写操作同时在打开列地址的时候送到1； 内部存储阵列，此处分8个bank，已4g8bit的颗粒为例；每个bank分65536行，128列，每个cell存储8*bl的数据宽度； 读写数据缓存及接口驱动；dq数据在此变换位宽后内外交互； 锁存与控制逻辑：刷新与预充电用到该模块。 目录 DDR的片内结构 DDR的读写流程 DDR的基础命令 DDR的读写时序与参数 DDR的操作 启动：上电-解复位-初始化-ZQCL- LEVELING-IDLE(ready) 读：IDLE-行激活-读数据(1次或多次突发)-预充电-IDLE 写：IDLE-行激活-写数据(1次或多次突发)-预充电-IDLE 刷新：IDLE-REF-IDLE 自刷新的进入与退出：IDLE-SFR-IDLE 定期校正：IDLE-ZQCS-IDLE，一般外部温度或电压改变时操作 动态更改配置：IDLE-MRS/MPR-IDLE DDR的读操作(内部流程图) DDR的读操作(步骤说明) ddr发起一次读的过程包含一系列命令有： 操作开始于Active命令——Active命令同时并发含带地址位，以选择Bank和Row地址（BA0-BA2选择BANK、A0-A15选择Row）。用于打开一个工作行。 随后是一个Read命令——Read命令并发含带突发操作的起始Column地址和bank号，打开对应gating的列； 数据经过特定的延时（CL+AL，后面详细介绍）；将数据传出IO； 完成数据传出后，需将当前cache的数据刷回存储整列并关闭当前工作行（携带命令和BA信息）；【是否发布自动预充电命令（通过A10）】 DDR的写操作(内部流程图) DDR的写操作(步骤说明) ddr发起一次写操作与读类似，除写数据，其他步骤参照读。 和读操作一样。 随后是一个write命令——Read命令并发含带突发操作的起始Column地址和bank号，打开对应gating的列； 经过特定的延时（CWL+AL，后面详细介绍）；数据从IO写入io gating；这之间又有一个延时tWR。 完成数据写入后，预充电的操作和读一样。 目录 DDR的片内结构 DDR的读写流程 DDR的基础命令 DDR的读写时序与参数 行激活 初始化完成后，不管是读还是写，都需要对L-Bank中的阵列进行寻址，首先就要确定行（Row），使之处于活动状态（Active），然后再确定列。 虽然之前要确定L-Bank的定址，但它与行有效同时进行。 读命令 前面讲到的读操作是由一系列命令组成的，读命令是其必不可少的一部分（注意区分这2个定义的区别哈） 读命令包含命令本身，bank选择，和列地址进行寻址。 但是，地址线仍然是行地址所用的A0-A9（本例）。没错，在SDRAM中，行地址与列地址线是共用的。 不过，读/写的命令是怎么发出的呢？其实没有一个信号是发送读或写的明确命令的，而是通过芯片的可写状态的控制来达到读/写的目的。显然WE#信号就是一个关键。WE#无效时，当然就是读取命令。CS#,RAS#,CAS#,WE#：0101 写命令 前面讲到的读操作是由一系列命令组成的，读命令是其必不可少的一部分（注意区分这2个定义的区别哈） 写命令包含命令本身，bank选择，和列地址进行寻址。 CS#,RAS#,CAS#,WE#：0100； 需要注意的是，命令发出后，在固定的延时WL后要向DDR发送数据。 预充电 由于SDRAM的寻址具体独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原来有效（工作）的行关闭，重新发送行/列地址。 L-Bank关闭现有工作行，准备打开新行的操作就是预充电（Precharge）。 预充电可以通过单独的命令控制，也可以通过辅助设定让芯片在每次读写操作之后自动进行预充电。（A10） 【本质】预充电是一种对工作行中所有存储体进行数据重写，并对行地址进行复位，同时释放S-AMP。 目录 DDR的片内结构 DDR的读写流程 DDR的基础命令 DDR的读写时序与参数 【时序】激活 tRCD 在发送列读写命令时必须要与行有效命令有一个间隔，这个间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟）； 大家也可以理解为行选通周期，这是根据芯片存储阵列电子元件响应