例键控加减计数器要求1、可实现加计数0000至.pptVIP

设计实例 例：键控加/减计数器 要求： 1、可实现加计数“0000”至“1001” ； 步进为1； 2、可实现减计数“1001”至“0000”； 步进为1； library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity add_del10 is port(clk,clr:in std_logic; updn:in std_logic; dataout:out std_logic_vector(3 downto 0)); end add_del10; architecture rtl of add_del10 is SIGNAL count_10: STD_LOGIC_VECTOR(3 downto 0); BEGIN PROCESS(clr,clk) BEGIN IF(clr=0)THEN count_10=0000; ELSif (clkeVENT AND clk=1) THEN IF(updn=1)THEN if count_10=1001then count_10=0000; ELSE count_10=count_10+1; END IF; 步进为2呢？ ELSE if count_10=0000then count_10=1001; ELSE count_10=count_10-1; END IF; END IF; END IF; dataout=count_10; END PROCESS; END rtl; 例：占空比可调的计数分频器 要求： 将20MHz系统时钟经分频器后得到占空比为50%、频率为5KHz的信号。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity jishufenpinqi is port( clk,clr:in std_logic; clkout:out std_logic); end jishufenpinqi; architecture rtl of jishufenpinqi is signal clk0:std_logic; begin process(clk)----------分频器 variable x : integer; begin if (clkevent and clk=1) then if clr=0 then x:=0; elsif x=3999 then x:=0; elsif x=1999 then x:=x+1; clk0=0; else x:=x+1; clk0=1; end if; end if; clkout=clk0; end process; end rtl; 例：数控分频器 要求：1、将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz;占空比为50%。 2、用数控方法实现； library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity skfp8 is port(clk,clr:in std_logic; count:in std_logic_vector(2 downto 0); clkout:out std_logic); end skfp8; architecture rtl of skfp8