第四章EDA技术与可编程ASIC的设计实现介绍.ppt

检查实现结果，如前所述Foundation项目管理器保持对整体设计实现版本的管理，可以从项目管理器直接观察和分析这些实现。  (1) 点击在项目管理器左侧的Versions 版本标记， 可以看到刚才运行的实现的层次。  (2) 用选择的最新版本点击“项目管理器”右侧的“Report”选项卡， 显示当前已有的与所选设计版本有关的报告和记录。  (3) 例如，双击“Implementation Report Files”图标， 则弹出如图 4 - 47 中所示的“Report Browse”， 其中列出各种与实现有关的报告。当我们双击“Fitting Report”图标后，可得到如图 4_47 所示的“t9.rpt写字板”报告。 又如，在Xilinx报告浏览器中双击“PostFitting Timing Report(布线后时序报告)”， 检查这个报告，可找出本设计的最大系统时钟频率为125 MHz，再查看实际布局布线后的每个宏单元延迟以及时钟到最后管脚输出的延迟，给出的最大延迟是由ckdsp时钟信号到七段译码管输出的延迟 16 ns。  一个粗略的规律称为所谓的“50/50”规则，即在任何通道上的逻辑功能块延时将占设计布线后总通道延时的 50%。当然这仅是一个规律，设计的情况虽然千变万化，但是可给出一些估算， 以预测在完成布局和布线之前设计的时序是否已接近要求的目标。 图 4-47 查看设计实现报告 (4) 系统设计实现完成后，系统建议自动分配引脚。预分配引脚位置有时会降低布局布线工具的性能。通常在某点锁定一个设计的引脚输出， 以便结合到PCB(印刷电路板)中。  点击“Tools”菜单中的“Implementation”命令，可点击拖曳出“Constraints Editor”命令，即可查看引脚分配生成的ucf文件， 详见图 4-48。  点击“Tools”菜单中的“Implementation”命令，可点击拖曳出“CPLD chipViewer”命令，即可查看引脚分配生成的ucf文件， 从文件中可查看引脚在实际芯片中的位置。 图 4-48 引脚在芯片上的实际位置 7. 时序仿真 时序仿真使用布线后的器件所给出的模块和连线的延时信息，在最坏情况下对电路的行为作出较准确的估价。因此， 时序仿真在设计被布局和布线之后执行。时序仿真的步骤与功能仿真基本类似，不同之处在仿真参数的设置上，时序仿真要设置延时参数，如最小延时、平均延时、 最大延时和零延时。 (1) 点击工程项目管理流程图中的“Timing Simulation”按钮， 调用时序仿真器。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的， 惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局和布线设计的最坏情况布线延时。 功能仿真是利用包括键盘激励格式和使用内部二进制计数器等各种方式进行仿真， 而时序仿真却是利用稿本文件激励。 设计稿本文件包括了激励输入显示信号和预先仿真的指令。 在稿本文件中输入指令， 然后按一个按钮运行整个仿真。 (2) “Tools”菜单中的“Script Editor”命令是一个文本编辑器， 它用来输入编辑和检查稿本文件以及运行仿真。 (3) 在仿真器内下拉菜单中选择“Tools”→“Script Editor”调用Script Editor； 选择“Use Sctipt” Wizard 调用Script Wizard； 进入初始化页进行初始化； 定义矢量； 定义输入激励； 选择作观察的矢量；点击Finish可以在稿本编辑器中看到完全的稿本文件，从稿本编辑器选择Execute→Go直接执行仿真，录入的执行指令出现在稿本编辑器的底部，在波形观察器中观察仿真结果。  例如，在图 4-49 所示的波形图中我们看到输出信号在输入信号的下降沿变化，与功能仿真不同的是，输出有了 5.5 ns的时间延迟。在实际中， 针对不同的电路作进一步分析和调整设计， 可以改变这个延时值。 图 4-49 时序仿真放大图 8. 器件编程下载 当设计输入生成设计网表文件XNF时，设计实现生成布局布线的LCA文件并转化为设计位流文件Bits。再要进行的就是FPGA器件开发过程的最后一步——器件编程(Device Programming)。  编程方式有三种：JTAG编程器、PROM文件格式器和硬件调试器(Hardw