序列检测器的设计.docx

黄淮学院信息工程学院2013-2014学年度第一学期EDA课程设计报告基本信息项目名称：序列检测器的设计姓名：牛晓瑞臧艺迪学号：1134140106、10班级：通信1101B专业：通信工程实验类型：综合型实验学时：6学时实验时间：2013-11-28、12-05实验目的及要求实验环境实验内容列，否则如果有一个不同，则认为没有检测到正确的序列。另外为了便于观察，序列检测结果用一个LED 显示，本实验中用LED 模块的D1来显示，如果检测到正确的序列，则LED 亮起，否则LED 熄灭；用数码管来显示错误码的个数。另外就是序列检测时钟信号的输入，本实验选择时钟模块的1KHz信号。三实验步骤：打开QUARTUSII 软件，新建一个工程。建完工程之后，再新建一个VHDL File，打开VHDL 编辑器对话框。按照实验原理和自己的想法，在VHDL 编辑窗口编写VHDL 程序，用户可参照光盘中提供的示例程序。编写完VHDL 程序后，保存起来。方法同实验一。对编写的VHDL 程序进行编译并仿真，对程序的错误进行修改。编译仿真无误后，依照《用户手册》进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。用下载电缆通过JTAG 口将对应的sof文件加载到FPGA 中。将数字信号源模块F的时钟选择为1KHZ，拨动八位拨动开关（SW8～SW1），使其为一个二进制数值，注意此时SW8代表高位。按下键盘模块的S1 键开始检测。如果八位拨动开关设定的二进制值与程序设定相同，观察发光管模块的D1 的状态以及数码管上显示的值。如果与程序设定的值不同，观察发光管模块的D1的状态以及数码管上显示的值。观察实验结果是否与自己的编程思想一致。实验完毕，关闭电源，整理实验器材。五、实验分析及总结一、 VHDL程序： -- Title:序列检测器 -- -- Author: -- -- Data: 2006-10-1 -- -------------------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; --------------------------------------------------------------------entity exp18 isport( Clk : in std_logic; --时钟输入K : in std_logic_vector(7 downto 0); --序列输入Start : in std_logic; --输入：启动检测ledag : out std_logic_vector(6 downto 0); del : out std_logic_vector(7 downto 0); --结果输出led : out std_logic ); end exp18;--------------------------------------------------------------------architecture behave of exp18 issignal m_Count : integer range 0 to 15; signal Start_Flag : std_logic;signal Error_Num : std_logic_vector(3 downto 0); signal ABC : std_logic_vector(7 downto 0);signal m_Result : std_logic_vector(7 downto 0);signal led_count : std_logic_vector(6 downto 0); signal sel_count : std_logic_vector(2 downto 0);signal sel: std_logic_vector(2 downto 0);beginABC --待检测序列值 proces