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FPGA_verilog_按键显示数码管.pdf
Date: August 07, 2015 test_project_top.v Project: test_project_top
1 `timescale 1ns / 1ps
2
3 module test_project_top (
4 input I_fpga_clk , //
5 input I_fpga_rst , //
6 input I_fpga_key0 ,
7
8 output O_pwm_bell ,
9 output [7:0] O_segma_data,//
10 output [7:0] O_segma_sel //
11 );
12
13 //=====================================================================
===========
14 // 0
15 //=====================================================================
===========
16 wire w_fpga_clk_50p ;
17 wire w_rst_n ;
18
19
20 assign w_fpga_clk_50p = I_fpga_clk;
21 assign w_rst_n = I_fpga_rst ;
22
23 //=====================================================================
===========
24 // 1
25 //=====================================================================
===========
26
27 wire w_fpga_key ;
28
29 key_debounce_module u0_key_debounce_module (
30 .i_fpga_clk ( w_fpga_clk_50p ) ,
31 .i_rst_n ( w_rst_n ) ,
32 .i_fpga_key ( I_fpga_key0 ) ,
33
34 .o_fpga_key ( w_fpga_key )
35 );
36
37 //=====================================================================
===========
38 // 2 , 10
39 //=====================================================================
===========
40
41 wire [3:0] w_pluse_cnt ;
42
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