基于FPGA的数字系统设计_5概要1.ppt

* D-触发器出现亚稳态： （1）建立/保持时间内输入信号不稳定。 （2）时钟脉冲太窄。 （3）异步信号对时钟有效沿是随机的，易产 生亚稳态。异步信号包括： 不被时钟控制的信号； 或被不同时钟域的时钟同步的信号。 * 产生亚稳态的机理： * * 亚稳态的处理： （1）亚稳态不能避免。 （2）尽可能降低亚稳态的影响。 （3）高速数字电路依赖于同步器产生的从亚 稳态事件中恢复的缓冲时间。 * 两类基本的同步器： 同步器的类型取决于异步输入信号的脉 冲宽度是大于时钟周期还是小于时钟周期。 低速时钟域 --- 高速时钟域； 高速时钟域 --- 低速时钟域； * 异步输入信号的脉冲宽度大于时钟周期时的同步电路（低速时钟域→高速时钟域）： * 异步输入信号的脉冲宽度小于时钟周期时的同步电路（高速时钟域→低速时钟域）： * 改进形式： * * 同步器的平均故障时间（MTBF）： exp（T × t x ） MTBF（t x）= ———————— f clk × f in × T0 t x：使同步器失效的亚稳态持续时间 t x = t clk- t pd - t setup f clk：系统时钟； f in ：输入异步信号的变化频率 T、T0：器件工艺相关的参数 * 74LS74 的DFF参数： T = 7 ×108 s， T0 = 0.4 s 设系统 f clk = 10MHz， t clk = 100ns， t setup = 10ns， t pd = 0ns， t x = 90ns， f in =1MHz exp（ 7 ×108 × 90 ×10-9 ） MTBF（90ns）= —————————————— 107 × 106 × 0.4 = 5.7 × 1012 s = 200,000 years * 如 f clk = 20MHz， t x = 40ns， exp（ 7 ×108 × 40 ×10-9 ） MTBF（40ns）= —————————————— 4 × 107 × 106 × 0.4 = 0.18 s * 异步输入信号不产生亚稳态时的波形： * 异步输入信号产生亚稳态时的波形： * 跨越两个时钟域边界时的信号同步器： * 5.18 设计实例：键盘扫描和编码 * 键盘扫描编码表 * 键盘扫描编码器的ASM图 * 键盘扫描编码器的测试方案 * 键盘代码发生器的Verilog描述： * , * , , , * 同步器电路描述： * 行信号产生描述： * 测试平台（testbench）描述： * * * 仿真结果： * 仿真结果： * * 车辆速度控制器的ASM图 * 5.15 算法状态机和数据通道图 当控制器的状态沿着通道发生转移时，通 过标注每个数据通道来指出那些在相关数据通 道单元中所发生的并发寄存器操作。 以这种方式连接到数据通道的ASM图，被 称为算法状态机和数据通道（ASMD）图。 * 计数器的ASMD图 * ASMD图的特点： （1）ASMD图有助于清楚地设计时序机。 （2）与状态转移并行发生的寄存器操作不是控制 器的一部分，是在图的通道上标记的，而不 是在通道中的条件框或状态框中标注的。 （3）由控制器产生的输出包括：控制数据通道寄 存器的信号、及数据通道寄存器操作信号。 * 例5.39 两级流水线（pipeline）寄存器 流水线结构： * * ASMD图的描述： （1）状态机具有同步复位到状态S_idle的功能。 （2）在rst无效而En有效之前，S_idle一直处于