数字逻辑课件第7章一般时序.pptVIP

* 第七章 一般时序电路的设计 7.1 一般时序电路设计的步骤 7.2 建立原始状态图和状态表 7.3 状态化简 7.4 状态分配 7.5 Verilog HDL建模和仿真 7.1 一般时序电路设计的主要步骤 1）根据文字叙述的逻辑功能或时间波形图建立原始 状态图和状态表； 2）状态化简，消去多余状态，得到最简状态表，又 称最小化状态表； 3）状态分配，对用文字或符号表示的状态进行编码； 4）本课程要求用Verilog HDL建模； 5）在EDA平台进行仿真验证（不做考核要求） 7.2 建立原始状态图和状态表 充分考虑输入输出的各种状态，“宁多勿漏”。有两种常用的方法： 1）直接状态指定法。 根据文字描述的设计要求，假设一个初态，从这个初态出发，每加入一个输入，就确定其次态，该次态可能是现态本身、另一个已有状态、需新增状态。重复上述过程，直到每一个现态向次态的转换都已确定且不再产生新的状态。 2）信号序列法。 根据逻辑要求，先列出输入和输出的信号序列，并用箭头标出各信号间的后续关系，再画出状态图。 ● 序列检测器 常见时序电路设计的举例： ● 串行加法器 ● B码识别器和双向可逆分配器 ● 非法码检测、串行代码转换 7.2.1 序列检测器 功能描述： 序列检测器有固定的检测码，接受一组串行随机信号（X），在时钟CP的控制下，每一个CP接受一位X的数据，当输入数据与检测码相同时，检测电路输出有效信号。 序列检测器 （指定检测码） 电路较简单，可以采用直接状态指定法。 1）检测码的位数=状态数； 2）因为只有一位外部输入，所以每个状态有两个出口； 3）相同的输入序列，可以产生不同的输出序列，分为可 重或不可重； 4）先画出主序列，再画出辅助序列。 要 点 例1：画出0101序列检测器的原始状态图和状态表。 解：四位检测码应有四个状态数，分别为A、B、C、D。先 画主序列，再画辅助序列： A B C D 验证： 当输入X=010101010101……时， 输出为Z=000100010001 X/Z A/1 B/0 D A/0 D/0 C C/0 B/0 B A/0 B/0 A 1 0 输入X 现态 次态/输出Z Mealy型 不可重！！！ 分析：若输入X= 0 1 0 1 0 1 0 1 1 0 1……时， 输出为Z= 0 0 0 1 0 1 0 1 0 0 1 A B C D 不可重：检测到有效序后， 返回初态； 可重；检测到有效序列后， 转到有关状态。 C/1 B/0 D A/0 D/0 C C/0 B/0 B A/0 B/0 A 1 0 输入X 现态 次态/输出Z 可重！！！ 例2：画出1111序列检测器的原始状态图。 解：有不可重、一位可重、两位可重和三位可重四种 情况，用一张图表示。 A B C D 请同学自己画出四种情况的状态表 7.2.2串行加法器 例：试画串行加法器原始状态图。 由低位向高位相加。低位相加的进位位需要保留参加高一位的运算，需要有一个触发器记录有无进位的两种状态。 解：设两个二进制数为： 其运算的和为： Ci=0 Ci=1 AB/S 1/0 1/1 1/0 0/1 1 0/1 1/0 0/1 0/0 0 10 11 01 00 AB Ci Ci次态/和S 串行加法器示意图 7.2.3 B码识别器和双向可逆分配器 移位寄存器 接收器 B码识别器 在数字通讯中，常常用到B码识别器。当输入的信号和检测码一致时，B码识别器输出为有效，数字电路打开接收器接受数据。 （在计算机网络（以太网）的同步通讯时，7E）来表示一帧信息的开始和结束，实现帧同步的操作。） 例1：设计检测码为01000的B码识别器（要求低位先进入识 别器）的原始状态图。 解：采用信号序列法确定状态数： 1/0 0/0 0/0 0/0 1/0 0/1 1/1 共需要七个状态构造原始状态图： A B C D E F G 请同学补充原始状态表 双向可逆分配器常见于指示和指针类设备 输入为X，是一个串行的数字系列； 输出有n个，Zn-1， Zn-2，…， Z1， Z0。 当X=0时，在CP作用下，将X依次分配给Zn-1， Zn-2，…， Z1， Z0； 当X=1时，在CP的作用下，将X依次分配给Z0， Z1，…， Zn-2， Zn-1。 例2：某双向可逆分配器如 下，做其原始状态图。 双向可逆 分配器