FPGA结课论文-基于FPGA_CPLD数控脉冲宽度调制信号发生器实现.pdfVIP

FPGA结课论文 学院：信息工程学院 专业：电子信息工程 班级：10级2班 姓名：王君 学号：1067118241 前言 随着电子技术的发展，人们的生活水平和质量不断提高，生活设备的智能 化程度也越来越高，这些都离不开电子产品的进步。现代电子产品在性能提高、 复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越 快，实现这种进步的主要因素是生产制造技术和电子设计技术的发展。前者以微 细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集 成数千万个晶体管。后者的核心就是EDA技术，EDA是指以计算机为工作平台， 融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用 软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计,PCB设计。 本次设计是基于FPGA/CPLD数控脉冲宽度调制信号发生器实现，该系统主要 模块有：时钟产生电路模块、JTAG编程连接模块、电源电路模块，通过连线将 各个模块进行连接成最小系统，系统精简，实现方便且功能强大，比起传统的信 号发生器有着比较明显的优势。 本设计立足系统可靠性及稳定性等高技术要求，采用FPGA芯片实现数控脉 冲宽度调制信号发生器的FPGA/CPLD设计，其电路设计比较简单，外围电路少， 易于控制和检查，较传统的分离元件实现方式有着明显的优势，尤其是其设计电 路实现周期，其抗干扰及调试过程都很简单。 FPGA介绍 FPGA(Field－ProgrammableGateArray)可以达到比PLD更高的集成度，它 是在PAL、GAL、EPLD等可编程器件的基础上进一步发展起来的，具有更复杂的 布线结构和逻辑实现。PLD器件和FPGA 的主要区别在于PLD是通过修改具有固 定内连电路得逻辑功能来进行编程，而FPGA是通过修改一根或多根分割宏单元 的基本功能块的内连线的布线来进行编程。它一般由可嵌入式阵列块 （EAB）、逻 辑阵列块 （LAB）、快速互联通道(Fast Track)、IO单元 （IOE）组成。 Altera CycloneII 采用全铜层、低K值、1.2伏SRAM工艺设计，裸片尺 寸被尽可能最小的优化。采用300毫米晶圆，以TSMC成功的90nm工艺技术为基 础，Cyclone II 器件提供了4,608到68,416个逻辑单元 （LE），并具有一整套 最佳的功能，包括嵌入式18 比特x18 比特乘法器、专用外部存储器接口电路、 4kbit嵌入式存储器块、锁相环 （PLL）和高速差分I/O能力。Cyclone II 器件 1 扩展了FPGA在成本敏感性、大批量应用领域的影响力，延续了第一代Cyclone 器件系列的成功。 由于FPGA是基于查找表 （LUT）结构的器件，且每个LAB 由10个LE组成， 一个LE 由LUT和寄存器组成，适合于时序逻辑电路的设计。 1 设计内容 设计一个能够均匀输出给定占空比的脉冲宽调制信号，通过两个可加载8 位计数器lcnt8.v实现本设计。若初始时D触发器输出为高电平时， U1不能加 载A，若已复位只能完成0到255的加计数，在计到255时产生输出cao1，经反 相后异步清除d触发器，经反相后，ld1变高，使u1完成加载A，但只能保持加 载状态，直到u2计数完成，产生cao2使d触发器输出高电平，ld1变低，u1 开始从A 的加计数，计到255后，产生输出cao1，经反相后异步清除d触发器， 如此循环。D触发器输出高电平使u2加载，但持续的高电平维持加载使u2计数 状态维持在B，只有当d触发器清除后，u2开始从B 的加计数，计到255后产生 输出cao2，使D触发器输出为高电平，如此循环。 此设计选用的是8位的计数器进行加计数功能，从0加到255。计数器是数 字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟