第五章-微处理器外部结构和总线操作时序.ppt

第五章 微处理器外部结构和总线操作时序 5.2 8086/8088 CPU的引脚功能 8086/8088CPU具有40条引脚 采用双列直插式封装形式 分时复用的地址/数据总线 20位地址、16位数据 8088只能传输8位数据，只有8个地址引脚兼作数据引脚 8086有16个地址/数据复用引脚图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号。 GND A 14 A 13 A 12 A 11 A 10 A 9 A 8 AD 7 AD 6 AD 5 AD 4 AD 3 AD 2 AD 1 AD 0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 V CC （+5V） AD 15 A 16 /S 3 A 17 /S 4 A 18 /S 5 A 19 /S 6 SS 0 MN / MX RD HOLD HLDA WR IO / M DT / R DEN ALE INTA TEST READY RESET 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 8088 CPU 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 8086 CPU GND AD 14 AD 13 AD 12 AD 11 AD 10 AD 9 AD 8 AD 7 AD 6 AD 5 AD 4 AD 3 AD 2 AD 1 AD 0 NMI INTR CLK GND V CC （+5V） AD 15 A 16 /S 3 A 17 /S 4 A 18 /S 5 A 19 /S 6 BHE /S 7 MN / MX RD HOLD HLDA WR M / IO DT / R DEN ALE INTA TEST READY RESET 8086/8088CPU的引脚信号图（最小方式下） 图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号 引脚33决定工作模式: 在两种模式下引脚24~31有不同的名称和意义 1. 8086/8088CPU共用引脚功能 AD0~AD15(Address/Data Bus) 地址/数据复用引脚（输出、三态） A16/S3~A19/S6（Address/Status） 地址/状态复用引脚（输出、三态） DS段寄存器 11 存储器寻址时，使用CS段寄存器。 对I/O端口或中断矢量寻址时，不需要段寄存器。 10 SS段寄存器 01 ES段寄存器 00 当前使用的段寄存器 S4S3 BHE/S7（Bus High Enable/Status） 高8位数据总线允许/状态复用信号（输出、三态） 8088为SS0 RD（Read） 读信号（输出、三态） READY（Ready） 准备就绪（输入信号） TEST（Test） 测试输入信号（低电平有效） INTR 可屏蔽中断访求信号的输入端（高电平有效） NMI（No–Maskable Interrupt） 非屏蔽中断输入端（低电平到高电平上升沿触发有效） RESET（四个时钟周期以上的高电平） PSW：清除；IP：0000H；CS：FFFFH； DS：0000H；SS：0000H；ES： 0000H ； 指令队列：清除 CLK（Clock） 时钟输入端 MN/MX（Minimum/Maximum Mode Control） 最小/最大方式控制信号输入端 GND，Vcc地和电源 GND为接地端。Vcc为电源端 系统规模小: 只含有一个8086/8088CPU 不含数字运算协处理器、 输入/输出协处理器 系统的控制总线直接由8086/8088CPU的控制线供给，系统中的总线控制逻辑电路被减少到最小。 最小模式 2.最小方式下引脚信号的功能 M/ IO（Memory/Input and Output） 存贮器/输入输出操作选择控制信号，8088相反 WR（Write） 写信号输出（低电平有效） INTA（Interrupt Acknowledge） 中断响应信号输出（低电平有效） ALE（Address Latch Enable） 地址锁存允许信号输出 DT/R（Data Transmit/Receive） 数据发送/接收控制信号（输出、三态） DEN（Data Enable