Verilog代码规范_2.pptVIP

* 文件包含命令可以: 1）节省程序设计人员的重复劳动。将一些常用的宏定义命令或任务(task)组成一个文件，然后用`include命令将这些宏定义包含到自己所写的源文件中，相当于工业上的标准元件拿来使用。 2）一个源文件可能经常要用到另外几个源文件中的模块，遇到这种情况即可用`include命令将所需模块的源文件包含进来。 * 一个`include只能包含一个文件，如果要包含多个文件，需要写多个`include命令。 * 如果源文件top.v包含sourse1，而soruse1.v又需要用到sourse2.v的内容，则可以将soruse1.v和sourse2.v用`include包含到源文件中，但是，sourse2.v应出现在sourse1.v之前。 `include “sourse2.v” `include “sourse1.v” 等价于 * 时间尺度命令 `timescale 使用`timescale命令将单位时间与实际时间相关联。用于定义仿真时间、延迟时间的单位和时延精度。 格式：`timescale 时间单位/ 时间精度 * 时间单位是指时间和延迟的测量单位，时间精度是指仿真过程中延迟值进位取整的精度，时间精度应该小于等于时间单位。 * timescale 1ns/100ps 　 //表示时间单位为１ns，时间精度为100ps module testbench(); … initial begin // 在0时刻，a=0，b=0 a=0;b=0; //在0+10*1=10ns时，a=4;b=2 #10 begin a=4;b=2; end //在0+10+20*1=30ns时，a=2;b=3; #20 begin a=2;b=3; end end endmodule * 例：`timescale 10ns/1ns module test; reg set; parameter d=1.55; initial begin #d set=0; #d set=1; end endmodule * 根据时间精度，参数d值被从1.55取整为1.6。 16ns 时，set=0 32ns时，set=1 * 说明： 1） (a)为文件File1.v,它有一个`include “File2.v”命令，还有其它的内容(以A表示)。 2） (b)为另一个文件File2.v,文件的内容以B表示。 3） 在编译预处理时，要对`include命令进行“文件包含”预处理:将File2.v的全部内容复制插入到 `include “File2.v”命令出现的地方，即File2.v 被包含到File1.v中，得到图(c)所示的结果。 4）在接着往下进行的编译中，将“包含”以后的File1.v作为一个源文件单位进行编译。 * for语句 语句格式： for(表达式1；表达式2；表达式3) 语句； * 初始条件表达式 循环终止条件 改变循环控制变量的赋值语句 语句执行过程 例3-44：用for语句对存储器组进行初始化。 reg[7:0] my_memory[511:0]; integer i; initial begin for(i=0; i512; i=i+1) my_memory[i]= 8’b0; end * 例： initial begin for(i=0;i32;i=i+2) stage[i] = 0; for(i=1;i32;i=i+2) state[i]=1; end * 实现了： 所有偶元素初始化为0 所有奇元素初始化为1 for 循环一般用于具有固定开始和结束条件的循环，如果只有一个执行循环的条件，最好还是用while循环 * while语句 语句格式： while(条件表达式) 语句 语句执行过程 先求解条件表达式的值，如果值为真（等于1），执行内嵌的执行语句（组），否则结束循环。 如果一开始就不满足条件表达式，则循环 不执行。 * 例3-45：用while语句求从1加到100的值，加法完成后打印结果 module count(clk, data_out); input clk; output[12:0] data_out; reg [12:0] data_out; integer j; initial //data_out和 j赋初值为0 begin data_out = 0; j = 0; end always @ (posedge clk) begin while(j=100) begin da