实验三VHDL概要1.pptVIP

实验三 一、VHDL语言(时序电路) 锁存器硬件语言描述 用IF… THEN… ELSE语句描述时序电路 2、JK触发器 变量VARIABLE 4、模7计数器 硬件描述语言1 功能描述： 硬件描述语言2： 5、移位寄存器(74194) 硬件描述语言： IF…THEN…ELSIF…THEN语句 二、在图形项目中调用VHDL元件 2、建立JK触发器VHDL源文件 3、在图形编辑器中编辑电路 4、项目编译 5、仿真结果 和可靠性有关的几个概念 竞争和冒险 竞争和冒险 竞争和冒险 如何处理毛刺 如何处理毛刺 如何处理毛刺 提高同步系统的运行速度 提高同步系统的运行速度 提高同步系统的运行速度 三、实验要求 四、实验报告 实验安排 实验要求 我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本原理。 它时钟频率受制于第二个较大的组合逻辑的延时，通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时，消除速度瓶颈。 PLD开发软件中也有一些设置，通过修改这些设置，可以提高编译后系统速度，但这种速度的提高是很有限的，我们只有理解系统速度的基本原理，认真的优化设计方案，才能从根本上提高系统的运行速度。 1、在Max+Plus II中，用VHDL输入一个计数器器电路或一个其它常用时序逻辑电路。 2、设计实现一个流水线技术提高运行速度的逻辑电路 2、对输入的逻辑电路进行编译。 3、对编译后的逻辑电路进行仿真，对仿真结果进行分析。 1、简单写出项目说明：电路名称，电路原理，逻辑功能。 2、在对项目进行输入、编译、仿真过程中出现的问题和解决的方法，对仿真结果进行分析。 3、总结：对本次实验做出评价，写出经验、存在的问题、改进和建议。 4、附上实验所做项目产生的电子文件。 * 学习VHDL语言 时序电路 描述时序数字电路 1、锁存器(latch) 锁存器：由高低电平控制的逻辑电路。 锁存器包括基本RS触发器及各种电平触发器，其功能为同步、异步置位复位、数据送入、保持不变。 锁存器是RAM类存储器的基本单元。在硬件描述语言中用条件语句实现锁存器。 LIBRARY IEEE; USE IEEE.Std_Logic_1164.all; ENTITY latch1 IS PORT( d, ena : IN STD_LOGIC; q : OUT STD_LOGIC); END latch1; ARCHITECTURE arc_latch1 OF latch1 IS BEGIN PROCESS(d, ena ) BEGIN IF ena=‘1’ THEN q=d; END IF; END PROCESS; END arc_latch1; 特性方程： 状态图： 逻辑符号： LIBRARY IEEE; USE IEEE.Std_Logic_1164.all; ENTITY jkf IS PORT( j, k, clk : IN STD_LOGIC; q : OUT STD_LOGIC); END jkf; ARCHITECTURE arc_jkf OF jkf IS SIGNAL q_temp: STD_LOGIC; BEGIN PROCESS(clk) VARIABLE jk_temp : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN IF clkEVENT AND clk=1 THEN jk_temp:=(j k); CASE jk_temp IS WHEN 00= q_temp =q_temp; WHEN 01= q_temp =0; WHEN 10= q_temp =1; WHEN 11= q_temp =NOT q_temp; WHEN others= NULL; END CASE; END IF; END PROCESS; q=q_temp; END arc_jkf; 端口说明： PORT( clk : IN STD_LOGIC; q : OUT INTEGER RANGE 0 TO 6); VARIABLE cnt : INTEGER RANGE 0 TO 6; BEGIN IF (clkEVENT AND clk = 1) THEN