边缘触发D型正反器.pptVIP

Internet Telephony 同步序向邏輯 Chapter 5 5-1 簡介 組合邏輯電路 不含有記憶元件 電路的輸出，完全視當時輸入端的信號而定。 5-2 序向電路 序向電路 回授路徑 序向電路的狀態 (輸入,目前狀態 (present state)) → (輸出,次一狀態 (next state)) 同步：由它的不連續之瞬時信號來決定 非同步：電路 的動作則取決於瞬時的輸入信號及輸入信號改變的次序 同步序向邏輯電路 時脈產生器 (clock generator)產生一連串的週期性時脈脈波 (clock pulses) 整個系統都使用到脈波 時脈序向電路 (clocked sequential circuits) 時脈序向電路是最常被使用的形式。 這些電路很少出現不穩定的情況 儲存元件 (記憶體) ：正反器 (flip-flop) 正反器是一種二元記憶元件，可用以記憶一個位元的資料。 在穩定狀態下，正反器的輸出不是0就是1。 儲存於正反器內的值在時脈發生時，也會由電路的輸入或正反器目前所儲存之值 (或兩者) 來決定改變與否。 5-3 儲存元件：閂鎖器 SR-閂鎖器 兩個交連的NOR閘電路所組成 可用來建構更複雜的電路型式 直接交連 RS 正反器：交連連接 屬於同步序向電路 (S,R)= (0,0) ： 不動作 (S,R)=(0,1) ：設置狀態 (set state) (Q=0, 清除狀態) (S,R)=(1,0) ：設置(Q=1,設置狀態) (S,R)=(1,1) ：無定義或一個半穩定狀態(Q=Q=0) 考慮 (S,R) = (1,1) T (0,0) 使用NAND閘的SR-閂鎖器 具有控制輸入的SR-閂鎖器 C = 0, 不變 C = 1, D型閂鎖器 (透明閂鎖器) 一種排除SR-閂鎖器發生不確定狀態的方法，亦即確保 S 和 R 的輸入絕不可同時為1。 D: 資料 閘控式D型閂鎖器 D T Q，當 C=1時; 不變，當 C = 0時 5-4 儲存元件：正反器 觸發 閂鎖器或正反器的狀態可由一控制輸入的改變而加以切換 準位觸發 – 閂鎖器 邊緣觸發 –正反器 若使用準位觸發型正反器 回授路徑可能會導致不穩定問題 邊緣觸發型正反器 狀態變換只發生在觸發信號邊緣 消除多重變換問題 邊緣觸發 D 型正反器 主僕式D型正反器 兩個分開的正反器 第一個閂鎖器稱為主閂鎖器 (master) (正緣觸發) 第二個閂鎖器稱為僕閂鎖器 (slave) (負緣觸發) CP = 1: (S,R) T (Y,Y‘); (Q,Q’) 維持 CP = 0: (Y,Y)維持; (Y,Y) T (Q,Q) (S,R) 無法直接地改變 (Q,Q) 狀態改變與時脈的負緣變換相一致 邊緣觸發正反器 在時脈轉變時改變狀態 D型正緣觸發正反器 三個基本正反器 (S,R) = (0,1) ：Q = 1 (S,R) = (1,0) ：Q = 0 (S,R) = (1,1) ：不動作 (S,R) = (0,0) ：必須避免發生此狀態組合 設定時間 (setup time) 在時脈發生轉變之前，輸入 D 必須維持在一常數值之時間。 = 通過邏輯閘4與1的傳播延遲時間 (propagation delay time) 資料傳送至內部閂鎖器 保持時間 (hold time) 在時脈發生正轉變之後，輸入 D 必須維持不變之時間。 =通過邏輯閘3的傳播延遲時間 時脈傳送至內部閂鎖器 摘要 CP=0：(S,R) = (1,1), 狀態不變 CP=?：狀態變動一次 CP=1：狀態維持 消除序向電路的回授問題 所有正反器均必須使其狀態改變發生於相同的時間點 其他型式正反器 為邊緣觸發 D 型正反器 最經濟且有效率的正反器組合方式 正緣觸發與負緣觸發均可 JK正反器 D=JQ+KQ J=0, K=0：D=Q,狀態不變 J=0, K=1：D=0 T Q =0 J=1, K=0：D=1 T Q =1 J=1, K=1：D=Q T Q =Q T型正反器 D = T⊕Q = TQ+TQ T=0：D=Q, 狀態不變 T=1：D=Q T Q=Q 特性表：特性表定義一個正反器的邏輯性質，並藉由表格的形式描述其動作。 特性方程式 D型正反器 Q(t+1) = D JK正反器 Q(t+1) = JQ+KQ T型正反器 Q(t+1) = T⊕Q 直接輸入 非同步設置功能and/or非同步重置功能 5-5 時控序向電路分析 序向電路 (輸入,目前狀態) → (輸出,次一狀態) 狀態表和狀態圖可用來描述序向電路的動作 狀態方程式 A(t+1) = A(t)x(t) + B(t)x(t) B(t+1)