基于DSP的数字电视信源解码器的设计.pdfVIP

总体框图。系统以TMS320TMS320C6415为核心，辅 行模拟视频捕获。输入的复合视频信号经TVP5145 以相应的外围芯片，构成数字电视信源解码器硬件 进行转换后，输出BT656或BT601格式的数字视频 系统。 信号，和相应的行场同步信号、行场有效信号和时钟 系统的输入包括TS流输入、图像匹配处理机 等信号。捕获的数字视频可由TMS320C6415进行实 捕获的图像输入、前端输入以及模拟视频信号输入。 时压缩编码和解码。捕获的数字视频或解码后的数 同一时间只能有一种输入源存在。 字视频信号经TMS320C6415进行相应处理后，最终 输入的数据首先写到FIFO IN中，当FIFO_IN 可输出到视频D／A转换芯片THS8134，配合由 中的数据半满后，产生半满中断，然后通过 CPLD给出的时序，进行D／A变换后显示连续的视 TMS320C6415提供的PDT功能，将数据传送到到映 频图像。 射在EMIFB的CEO空间的SDRAM_B中。 系统采用一片8位FLASH ROM固化系统程 当TMS320C6415对输入的TS流进行处理时， 序，并实现自举，将它映射到EMIFB的CE1空间。 通过EDMA将 流数据由SDRAM—B搬到片内 当本系统作为图像匹配处理机时，通过双端口 L2SRAM。TMS320C6415处理后的视频部分的结果， RAM实现与上级控制装置的通信。预装数据和预置 先写在片内开辟的缓冲区，然后由EDMA传送到映 数据存放在FLASH ROM中。进行图像匹配时，实时 射在EM1FA的CEO空间的SDRAM—A中，再通过 图像数据、需要匹配的基准图像、成像器几何畸变校 PDT功能将数据传送到FIFO—OUT中。由一片 正表以及处理中间数据存储在SDRAM—A中。 CPLD产生时序控制，控制FIFO_OUT中的数据输 3．1 系统输入 出至视频D，A转换芯片THS8134，经过D／A转换后 视频捕获采用视频解码器芯片TVP5145。和系 进行视频显示。TMS320C6415处理后的音频部分的 统的其它输入信号一样，TVP5145输出的数字视频 结果，由配置成I2S总线格式的McBSP口输出至音 信号也要先经FIFO_IN缓冲后，缓存到SDRAM_B。 频D／A转换芯片CS4330，经过D／A转换后进行音 如果采用BT601格式，由TMS320C6415直接用 频的双声道或5．1声道输出。 EDMA把 SDRAM_B中的视频 数 据搬运 到 SDRAM TS流输入加上由GPIO模拟的I。C功能的两个 _ A；如果采用BTGSG格式，则TMS320C6415 引脚SDA和SCL构成前端输入。通过SDA和SCL， 要先将数据流中的辅助信息舍弃，提取出纯粹的视 TMS320C6415可以控制前端。 频信号，然后用EDMA把它搬运到SDRAM—A。可以 本系统采用一片视频解码器芯片TVP5145进 对捕获的视频图像进行实时的或非实时的处理，在 图2 系统硬件总体框图 屯蚤迦i基 ELECTFIoNIC TEST TMS320C6415上实现一些视频处理算法，处理后的 件间的数据总线是无缝相连的。 结果可仍存放在SDRAM—A中。最后，64位的PDT 传输将SDRAM—A中的视频数据输出到输出缓冲 FIFO _ OUT，经过THS8134转换后进行视频显示， THS8134的时序控制是由CPLD产生的。 TVP5145内部有两个10位的A／D转换器。它 支持模拟的