chap2VerilogHDL语言规则资料.ppt

forever循环应包括定时控制或能够使其自身停止循环，否则循环将无限进行下去！ 尽管Quartus II支持该语句，但一般情况下是不可综合的！如果forever循环被@(posedge clock)形式的时间控制打断，则是可综合的。 forever在测试模块中描述时钟很有用！ always_demo .v位于always_demo文件夹 assign语句在always块之外；循环语句forever语句是在initial块中！ 见《数字系统设计与Verilog HDL》P170 参见《从算法设计到硬线逻辑的实现——实验练习与Verilog语法手册》P14~15 $random参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P61 采用Modelsim进行仿真！ 见《数字系统设计与Verilog HDL》P172[例6.14] count0s_function.v位于function文件夹 采用Quartus II进行仿真！ 见《数字系统设计与Verilog HDL》P172[例6.15] tryfunct.v位于function文件夹 factorial=op?1:0; //当op非零时， factorial=1，否则=0。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 备注：若块内有多个赋值语句，则在块结