TMS320C54X硬件体系摘要.PDFVIP

TMS320C54X硬件体系 第2章TMS320C54X硬件体系 2.1 C54X 的硬件结构 2.2 C54X 的总线结构 2.3 中央处理单元(CPU) 2.4 C54X 的存储器组织 2.5 中断系统 2.6 片内外设 2.7 外部总线 2.8 IEEE标准1149.1扫描逻辑电路 2.9 C54X ／C54XX信号说明 2.1 C54X的硬件结构 控制接口 系统控制 程序地址控制 数据地址控制 特殊功能 寄存器 PAB 程序/数 存储 PB 据存储器 控制 CAB 串行口 接口 CB 并行口 DAB 定时器/ 外设 DB 计数器 控制 EAB EB 中断 接口 乘法器 算术逻 桶形 加法器 辑运算 移位器 CPU 比较器 功能模块 1.中央处理器(CPU) 高速并行算术逻辑信息处理。 2. 内部总线结构 8条16位总线,可在每个指令周期内产生两个数据存储地址, 实现流水线并行数据处理。 3.特殊功能寄存器 26个,用于对片内各功能模块进行管理、控制、监视。 4.数据存储器 DARAM SARAM 5.程序存储器 程序存储器可在ROM或RAM上。 当需要高速运行的程序时，可以应用自动装载方法，将 程序调入RAM，提高运行效率，降低对外部ROM的速度要 求。而且可提高系统的整体抗干扰性能。 6.I/O 口 BIO和XF 7.串口 SP、BSP、mcBSP、TMD 8.HPI 与主机通讯的并口 9.定时器 软件可编程 10.中断系统 硬件中断、软件中断，共17个 4种工作方式 C54X的结构特点 多总线结构，三组16-bit数据总线和一组程序总线 40-bit算术逻辑单元(ALU)，包括一个40-bit 的桶形移位器和 两个独立的40-bit累加器A和B 17x17-bit并行乘法器，连接一个40-bit 的专用加法器，可用 来进行非流水单周期乘/加(MAC)运算 比较选择和存储单元(CSSU)用于Viterbi运算器的加/ 比较选 择 指数编码器在单周期里计算40-bit累加器值的指数值 两个地址发生器中有八个辅助寄存器和两个辅助寄存器算术 单元(ARAUS) C54X的结构特点 数据总线具有总线保持特性 C548,549,5402,5410等具有扩展寻址方式，最大可寻址扩展 程序空间为8Mx16-bit C54X可访问的存储器空间最大可为192Kx16-bit(64K程序存 储器，64K数据存储器和64KI/O存储器) 支持单指令循环和块循环 存储块移动指令提供了更好的程序和数据管理 支持32-bit长操作数指令，支持两个或三个操作数读指令， 支持并行存储和并行装入的算术指令