集成电路后端设计概述.ppt

MEI. XiDian Univ. 自动布局布线工具 Soc Encounter Soc Encounter 设计流程简介 数据的准备 启动工具 设计数据导入 Specify Floorplan Power Planning Placement 时钟树的综合 设计流程简介-基于标准单元的设计流程 设计流程简介（续）- SocE的设计流程 设计流程简介（续）- IO PG place 设计流程简介（续）- Specify Floorplan 设计流程简介（续） - Ameba Place 设计流程简介（续） - Scan Chain Reorder 设计流程简介（续） - Power Planing 设计流程简介（续） - 时钟数综合 设计流程简介（续） - 功耗分析 设计流程简介（续） - Add IO Filler 设计流程简介（续） - Power Route 设计流程简介（续） - Detail Route 数据准备-必需的文件 数据准备-门级网表 数据准备-门级网表 干净： 1、Uniquify the netlist 2、Simplify netlist by changing names of nets in the design 3、Remove unconnected from the entire design 4、Make sure that all pins names of leaf cells are visible 5、Check for assign and tran statements 6、Check for unintentional gating of clocks or resets 7、Check for unresolved references. 数据准备-门级网表- Uniquify the netlist 这样虽然会降低网表的可读性，并且增加了电路规模，但是解决了一个问题：就是APR工具完成时钟树综合以后，只有Uniquify的网表电路，完整的拓朴信息才可以被读回DC综合器中，否则只会读回其中一部分的时钟树电路连接信息。（认为一个时钟节点只能连接一个叶节点）。 解决办法： 首先：取消所有子模块的“Dont touch”的特性 然后：用Uniquify命令使得所有子模块不重名！ dc_shellremove_attribute find (-hierarchy design, “*”) dc_shell uniquify Simplify netlist by changing names of nets in the design APR工具对网表中的节点名有一定的要求： 1、长度不能太长 2、不能出现以“下划线”开始或结尾的线名 3、线名中不能含有关键字“*cell*”和“*-return” 解决办法： 在综合工具中规定一些命名规则 1、在 .synopsys_dc.setup文件中定义相关的命名规则 define_names_rules MYRULE –allowed “A~Za~z0~9” \ -first_restricted “_” –last_restricted “_” \ -max_length 30 \ -map {{“\*cell\*”， “mycell”},{“*-return”, “myreturn”}} 2、在dc_shell中键入命令： dc_shell change_names –hierarchy –rules MYRULE Remove unconnected from the entire design 在网表中会有一些不影响功能，但是却保持开路不连接的状态，我们最好是把它在DC里去除。因为，这些节点会在APR工具中出现warning，可能会把一些重要的warning信息覆盖 解决办法： dc_shell remove_unconnected_ports find (hierarchy cell, “*”) dc_shellcheck_design Make sure that all pins names of leaf cells are visible 所有单元的端口实现显形调用，包括没有连接的端口，避免端口数目不匹配。 如： 库中有一个触发器：DEF (CLK,D,Q,QN) 在调用的时候，只用到了三端 DFF dff1(.CLK(clk),.D(data),.Q(out)) 这样，在读入netlist的时候会出现不匹配的问题 解决办法： 在.synopsys_dc.setup文件中,把显形调用开关打开 verilogout_show_unconnected_pins = ture C