DSP02总体结构资料.ppt

3-1-1 § 2.1 中央处理单元 中央处理单元 CPU 辅助寄存器算术单元 输入比例部分(输入定标单元) 中央处理单元 中央算术逻辑运算部分 乘法器部分 ①CPU的任务是从程序读总线(PRDB)或数据读总线(DRDB)获取数据 ②经过加、 乘、 移位等运算 ③再经数据写总线(DWEB)将结果送出  微控制器软件的开发一般需要通过计算机(称为宿主机)进行。在计算机上进行编辑，交叉汇编，交叉连接，生成的目标映像，再下载到目标系统中。目标系统的调试也需要在计算机上进行， 　　 JTAG是下载方法之一。 JTAG接口为PC机与目标系统之间的通信提供手段。 在线仿真ICE（In Circuit Emulation ) 是另一种下载方法，用特定插真头（仿真器）插在CPU插座上。以外部仪器“仿真”CPU芯片的功能。 IEEE在20世纪80年代组织了JTAG工作组，1990年发表了IEEE1149标准， JATE接口成为MPU，MCU，ASIA都支持的技术。 将芯片的所有信号引脚与一个移位输入和输出的寄存器阵列相对应。由此形成的移位器好像把整个芯片包围起来，形成芯片的“边界”。对移位器的移位操作如同在“扫描”这个边界。 整个移位寄存器只需要一条输入线，一条输出线，一条时钟线和少量的控制线即可动态的改变移位寄存器的结构。将一次移位完成时，控制线将输出的移位寄存器的信号作用在芯片引脚上，或者将引脚的响应输入到输入移位寄存器。 举例. 要将32位的整数写入SRAM内存中的特定地址。 第一步，首先形成一个向量，将与CPU的地址线相对应的部分设置成给定地址，与数据线相对应的数据设置为给定数值，将需要的CPU写时序控制线设置成对应控制线的初值。然后将此向量输入到目标机的移位寄存器。 第二步，形成第二个向量，与第一个向量基本相同，仅与时钟线相对应的“时钟位”从1变0。 第三步形成第三个向量，仅时钟脉冲又从0变1。  从而形成“写内存所需要的波形，并为之提供内容，完成指定操作。 同样的道理，可以把程序写入系统闪存，或者把目标系统内存的内容上传至主机（PC）中。 调试过程中设置“断点”的方法。其实就是在指定地址放上一条“自陷指令”使CPU在执行到指定地址时产生一次“自陷”，当然，原地址的内容必须得到妥善保存，在完成断点需继续执行时，将保存的内容恢复。 2.17 PLL时钟模块 PLL时钟模块由锁相环，石英晶体振荡器，时钟监控电路，时钟控制电路和预定标器组成。 1. PLL可以对外部时钟频率进行0.5—4倍的倍频，从而得到更高的时钟频率，避免将高频引入引脚而引起电磁干扰。 2. 但也容易引起躁声干扰，为了避免躁声干扰，必须有正确的电路板设计，以保证低抖动。 3.措施： （1）外接振荡器时，使导线尽可能的短，使环路乘积保持最小。 （2）采用外部振荡器时，XTAL1接外部振荡源，XTAL2悬空。 （3）PLL需外部RC元件进行回路滤波。回路滤波元件R1，C1，C2接PLLF和PLLF2引脚。在PCB图中元件尽可能的小，且走线尽可能短，否则噪声干扰会增加抖动。 （4）在PLL Vcc和Vss引脚之间接一个旁路电容（0.01-0.1uf的陶瓷电容）。注意旁路电容接最近的Vss. （5）为使干扰最小，可在PLL Vcca到电源之间接一个10MHZ的T型带通滤波器。 4.旁路模式 .复位时，使TRST，TMS，TMS2（仿真控制引脚）进入低电平，进行旁路模式。 在该模式下，PLL预定标器旁路，且环回控制不起作用，因此不需要滤波元件， CPU时钟由片外石英振荡器决定。 2.18 看门狗 看门狗定时器时钟WDCLK = CLKOUT/512 将低频时钟WDCLK作为看门狗定时器同步时钟。 当CPU时钟为40M时，WDCLK时钟为78.125K。以确保在IDLE1和IDLE2低功耗模式下，看门狗定时器仍然能继续计数。 WD挂起时，WDCLK时钟停止，通过停止时钟输入来停止WDCLK。 WD的操作 有3个寄存器控制WD。 （1）WDCNTR ：（计数器）保存WD的计数值。 地址：7023H （2）WDKEY ： （复位关键字）当写入一个55H 　　　　　　　　随后写入AAH则清除WDCNTR 　　　　　　　　地址：7025H （3）WDCR ： （控制器） 对WD进