第1章Verilog层次化设计.pptVIP

module fadder_4 ( input [3:0] i_A, i_B; input i_Cin; output [3:0] o_S; output o_Cout; ）; 第二种是顺序接口连接方式 模块名 实例名 （连接线名1, 连接线名2，…）； fadder_1 add1(i_A[0],i_B[0],i_Cin,o_S[0],o_Cout); module fadder_1 ( i_A, i_B, i_Cin, o_S, o_Cout ); 不能随意改变端口连接列表中信号的排列顺序，否则会导致错误的连接关系 注意：信号连接类型 模块端口和与之连接的信号的数据类型必须遵循下面的规定： 1．输入端口在模块内部必须为wire型数据，在模块外部可以连接wire或者reg类型数据。 2．输出端口在模块内部可以为wire或reg型数据，在模块外部必须连接到wire型数据。 3．连接的两个端口位宽可以不同，但其仿真结果可能因Verilog仿真器而异，通常会有警告。 以例1.1的全加器为例。模块fadder_4是设计的顶层，4位全加器向下划分为4个较小的1位全加器子模块。模块fadder_1是设计的底层，实现了1位全加器的功能。