第六章 微机原理 8086CPU介绍.ppt

第五章 8086CPU总线结构和时序 5.1 8086系统总线结构 5.1 8086系统总线结构 5.2 8086系统总线时序 * 5.1 8086系统总线结构 5.2 8086系统总线时序 两级总线：微处理器级总线——CPU的输入输出引脚；系统级总线——CPU通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线。 总线控制逻辑：微处理器级总线和系统级总线之间的接口逻辑电路。 总线周期：8086CPU通过总线对存储器和I/0接口进行一次访问所需的时间，一个基本的总线周期包括4个时钟周期。 最小方式：只有一个微处理器8086 ，所有控制信号由8086产生。该模式适用于规模较小的微机应用系统。 最大方式：系统有两个或多个同时执行指令的微处理器，其中一个主处理器就是8086，其它的处理器称协处理器（数值协处理器8087和输入/输出协处理器8089）。最大模式用在中、大规模的微机应用系统中。 5.1.1 两种工作方式下的公用引脚 电源、接地引脚 ： VCC、GND（1和20） 时钟信号：CLK，方波信号，占空比约为33% 8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。 20根地址/数据线； 16根控制线，其中8根在两种工作方式下名称和功能相同。 0102030405060708091011121314151617181920 4039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC（5V） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1） TEST READY RESET 8086 ⑴ AD15～AD0（双向，三态） 低16位地址/数据的复用引脚线，分时复用。 ⑵ A19/S6～A16/S3（输出、三态） 地址/状态复用引脚。S6总为低电平；S5反映当前允许中断标志的状态；S4、S3指示当前所使用的段寄存器。 5.1.1 两种工作方式下的公用引脚 0102030405060708091011121314151617181920 4039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC（5V） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1） TEST READY RESET 8086 地址/数据总线 S4 S3 当前使用的段寄存器 0 0 ES 0 1 SS 1 0 CS 1 1 DS S4和S3功能表 0102030405060708091011121314151617181920 4039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC（5V） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1） TEST READY RESET 8086 5.1.1 两种工作方式下的公用引脚 地址/数据总线 公用控制总线 （3）NMI（输入）：非可屏蔽中断请求信号，上升沿有效。 （4）INTR（输入）：可屏蔽中断请求信号，高电平有效。IF=1，允许；IF=0，屏蔽。 （2）RD（输出）：读控制输出信号，低电平有效。 （1）MN/MX（输入）：工作方式设置引脚。 0102030405060708091011121314151617181920 40393837363534333231302928272625242322