超大规模集成电路分析及设计.ppt

5.1.1 MOS管的并联特性 （1） 当2个具有相同开启电压，并且都工作在线性区的晶体管并联时： 5.1.1 MOS管的并联特性 （2） 根据电流公式 由等效电路得到： N个管子并联的等效导电因子 5.2 逻辑门的延迟（1） 用一反相器等效求得逻辑门的延迟时间的近似值。 上拉过程：输入为低电平时，把输出端拉向高电平的过程； 下拉过程：输入为高电平时，把输出端拉向低电平的过程； 该反相器中的下拉N型晶体管与上拉P型晶体管的尺寸对应于原逻辑门中下拉或上拉路径的有效长度。 当下拉路径导通时， 所有的N型晶体管必须都导通 N型晶体管的有效导电因子值为 5.2 逻辑门的延迟（2） 当 所以，3个具有相同栅极W与L的晶体管串联，其等效沟道长度为3L，因此， 下拉时串联晶体管的延迟时间为 在上拉情况下，只要一个P型晶体管导通即可提升其输入电位，因此 所以 5.2 逻辑门的延迟（3） 对于 若M个N型晶体管串联的下降时间Tf为MTf；M个P型晶体管串联的上升时间Tr为MTr。 若M个N型晶体管并联且同时导通，则下降时间为Tf/M，M个P型晶体管并联且同时导通，则上升时间Tr为Tr/M。 5.2 逻辑门的延迟— 与非门(1) 构成：2个N型晶体管和2个P型晶体管， N管串联，P管并联。 下拉路径导通的条件 N型晶体管必须全部导通。如果2个晶体管串联工作，则等效导电因子为βn 的1/2。 上拉路径导通的条件 只有一个P型晶体管导通(最坏情况)，则等效导电因子为βp 。 5.2 逻辑门的延迟— 与非门(2) 与非门的工作情况 当A，B =1，1时，下拉管的等效导电因子： βneff = βn /2 当A，B =0，0时，上拉管的等效导电因子： βpeff = 2βp 当A，B =1，0或0，1时，上拉管的等效导电因子： βpeff = βp 由延迟公式计算上升、下降时间为： 为了使CMOS与非门的输出波形具有对称性，则要求： 5.2 逻辑门的延迟— 或非门(1) 构成：2个N型晶体管和2个P型晶体管， P管串联，N管并联。 上拉路径导通的条件 因为2个P型晶体管串联工作，晶体管必须全部导通。则等效导电因子为βp 的1/2。 下拉路径导通的条件 只有一个N型晶体管导通(最坏情况)，则等效导电因子为βn 。 5.2 逻辑门的延迟— 或非门(2) 或非门的工作情况 当A，B =1，1时，下拉管的等效导电因子： βneff = 2βn 当A，B =0，0时，上拉管的等效导电因子： βpeff = βp /2 当A，B =1，0或0，1时，上拉管的等效导电因子： βneff = βn 由延迟公式计算上升、下降时间为： 为了使CMOS或非门的输出波形具有对称性，则要求： 5.2 逻辑门的延迟— 与或非门(1) 构成：4个N型晶体管和4个P型晶体管 上拉路径导通的条件 P型晶体管有且至少有2个晶体管导通，相当于2个晶体管串联工作，则等效导电因子为βp 的1/2。 下拉路径导通的条件 N型晶体管必须至少有2个导通，则等效导电因子为βn 的1/2。 5.2 逻辑门的延迟— 与或非门(2) 与或非门的工作情况 当A,B,C,D =0,0,0,0时，等效导电因子： βpeff = βp 当A,B,C,D =1,1,1,1时，等效导