VHDL结构和实体介绍.ppt

VHDL的结构以及实体介绍(P25);本课要了解的问题;复习：集成电路EDA的设计流程;MaxPlus II 设计流程 ;原理图输入与HDL输入的比较;一、VHDL语言;二、一个VHDL程序;USE定义区;VHDL程序最完整的组成：;实体;三、库语句简介(P30-33);LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 格式：LIBRARY 库名； USE 库名. 程序包名. 项目名； 第一句是打开IEEE库；第二句是使用IEEE库中STD_LOGIC_1164程序包的所有内容。 如果项目名是ALL，表明开放库中指定程序包内的所有内容。 ;三、实体语句(P25-28); 注意;四、端口说明语句(P28);端口的工作模式及硬件模型;数据类型(P39-42);数据类型的范围;IEEE预定义标准逻辑位和矢量(P41-42);2. 标准逻辑矢量（STD_LOGIC_VECTOR）数据类型 STD_LOGIC_VECTOR是数组，数组中每个元素的数据类型都是标准逻辑位STD_LOGIC。 只有同位宽、同数据类型的矢量之间才能进行赋值。 　在使用STD_LOGIC_VECTOR时，要打开IEEE 库中相应的程序包： 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL; ;典型端口的定义和硬件模型;整数类型端口：端口由一组传递二进制信号的的导线组成，利用多个二进制信号来表示一个整数数值的信号。 如counter: IN INTEGER RANGE 0 TO 5; 定义一个输入端口counter，取值范围0~5，可用3位二进制数表示，因此counter被综合成3条信号线构成的总线形式。;标准逻辑位矢量类型端口：端口由一组导线组成，矢量的位数决定了导线的数量，导线上标准逻辑定义的电平信号。 如data_out: OUT STD_LOGIC_VECTOR(0 to 7) ;;练习1;请解释下列VHDL语句，并写出硬件模型。 c: OUT STD_LOGIC_VECTOR (0 TO 7); d: BUFFER INTEGER range 0 TO 9;;四、类属说明语句(P28);类属说明语句表示的硬件模型;ENTITY votern IS GENERIC( n: INTEGER:=17); PORT(a: IN BIT_vector(n-1 DOWNTO 0); c: OUT BIT); END votern; ARCHITECTURE behav OF votern IS BEGIN PROCESS(a) VARIABLE int: INTEGER RANGE 0 TO n; BEGIN int :=‘0’; FOR i IN a’LENGTH-1 DOWNTO 0 LOOP IF a(i)=‘0’ THEN int:=int+1; END IF; END LOOP; IF (int((n+1)/2)) THEN c=‘1’; ELSE c=‘0’; END IF; END PROCESS; END behav;;ENTITY andn IS GENERIC( n: INTEGER); PORT(a: IN BIT(n-1 DOWNTO 0); c: OUT BIT); END andn; ARCHITECTURE behav OF andn IS BEGIN PROCESS(a) VARIABLE int: BIT; BEGIN int :=‘1’; FOR i In a’LENGTH-1 DOWNTO 0 LOOP IF a(i)=‘0’ THEN int:=‘0’; END IF; END LOOP; c=int; END PROCESS; END andn;;ENTITY exn_behav IS PORT(d1, d2, d3, d4, d5, d6, d7: IN STD_LOGIC; q1, q2: OUT STD_LOGIC); END exn_