FPGA设计与应用_VHDL3.ppt

带使能端的BCD-7段译码器;architecture behave of decoder48 is begin process(en,adr) begin if en=‘0’ then decodeout=“0000000’; else case adr is when “0000’=decodeout=“1111110”; when“0001’=decodeout=“0110000”; ……. when others=decodeout=“1111011”; end case; end if; end process;end behave;;4线-8段16进制译码器;优先编码器;移位寄存器;移位寄存器;三态输出电路表示法1;三态输出电路 表示法2;三态输出的寄存器;双向总线缓冲器;双向总线缓冲器;三态总线电路设计;三态总线电路设计;architecture behave of tribus1 is begin process (ctl,data1,data2,data3,data4) begin if ctl=00 then q=data1; else q=(others=Z); end if; if ctl=01then q=data2; else q=(others=Z); end if; if ctl=10then q=data3; else q=(others=Z); end if; if ctl=11then q=data4; else q=(others=Z); end if; end process; end behave; ;元件及元件例化 生成语句 程序包 库 层次化设计实例;元件也是完整的VHDL设计，作为底层设计，通过元件声明，使之可在其他模块中被调用； 被调用元件声明可放在程序包中，也可在某个设计的结构体中声明； 元件例化指元件的调用。;元件声明格式： component元件实体名--注意：没有IS port (元件端口，同该元件实现时的实体的port部分); end component; 元件例化格式： 例化名:元件名 port map (端口映射列表); 其中：端口映射有位置关联法和名称关联法;library IEEE; use IEEE.std_logic_1164.all; entity cntvh10 IS port ( Rd,ci,clk :in std_logic; co : out std_logic; qout : out std_logic_vector(6 downto 0)); end cntvh10;;ARCHITECTURE arch OF cntvh10 IS Component decode47 port (adr: in std_logic_vector(3 downto 0); decodeout:out std_logic_vector(6 downto 0)); end Component; Component cntm10 port ( ci : IN std_logic; nreset : IN std_logic; clk : IN std_logic; co : out std_logic; qcnt : buffer std_logic_vector(3 downto 0)); end Component; signal qa : std_logic_vector(3 downto 0); BEGIN u1: cntm10 port map(ci,Rd,clk,co,qa); --元件例化 u2: decode47 port map(decodeout=qout, adr=qa); END arch;; 参数化元件可增加元件例化的灵活性。所谓参数化元件是指元件的规模（或特性）可以通过引用参数的形式指定的一类元件。;ARCHITECTURE behave OF cntnbits IS constant allis1:std_logic_vector(cntwidth-1 downto 0):=(others=1); BEGIN co=1 when (qcnt=al