东北大学EDA数字系统设计第三章改.pptVIP

第3章 典型Verilog HDL设计实例;3.1 组合逻辑电路设计;;3.1.1逻辑门电路设计;例3-1用Verilog HDL设计实现如下逻辑表达式所对应的基本逻辑门电路 ;module example3_1 (a,b,c,d,e,f,g, f1,f2,f3,f4,f5,f6,f7); input a,b,c,d,e,f,g; output f1,f2,f3,f4,f5,f6,f7; assign f1 = ~ a; assign f2 = b c; assign f3 = ~(b c); assign f4 = d | e; assign f5 = ~(d | e); assign f6 = f ^ g; assign f7 = f ~^ g; endmodule ;module example3_1 (a,b,c,d,e,f,g, f1,f2,f3,f4,f5,f6,f7); input a,b,c,d,e,f,g; output f1,f2,f3,f4,f5,f6,f7; assign f1 = ~ a; assign f2 = b c; assign f3 = ~(b c); assign f4 = d | e; assign f5 = ~(d | e); assign f6 = f ^ g;