东北大学EDA数字系统设计第二章改.ppt

第2章 Verilog HDL硬件描述语言;2.1 Verilog HDL基本概念;2.1.2Verilog HDL模块的概念及结构 模块（module）是Verilog HDL的基本描述单位;端口定义 模块的端口定义了模块的输入输出口，格式如下： module 模块名（portA,portb, ……）；;端口说明 端口说明用于定义模块的端口队列中的各个端口的I/O传输特性，同时也可以声明各个端口的位宽;内部信号说明 内部信号说明在端口说明中给出端口类型，缺省的端口类型为wire型，也可在端口说明中被明确定义为wire类型，或重新定义为reg型，需要说明的是无论被定义成哪种类型，其端口数据长度必须与原定义一致。 ;功能定义 模块中最重要的是逻辑功能定义，可通过下面3种方法在模块中实现逻辑功能。 ;assign语句—实现组合逻辑最常用的方法之一 ;always语句—既可描述组合逻辑，也可描述时序逻辑 ;模块实例语句—一个模块可在另一个模块中被引用，从而建立了层次化结构描述 格式 module_name instance_name(port_associations)； 其中port_associations 表示形式 Port_expr //依照位置对应关系实现关联； .portname(port_expr) //通过名称 Port_expr可以是下面的任何类型： 标识符（reg或net） 位选择 部分选择 上述类型的合并 表达式（只适用于输入端口） ;Example: Full Adder;Example: Half Adder;2.1.3 Verilog模块的测试与验证 模块的测试与验证流程 具有某一功能的模块编写好后，还需要对其进行测试和验证。Verilog HDL语言不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。;描述激励信号;观察被测模块的响应 在initial 块中，用系统任务$time 和 $monitor $time 返回当前的仿真时刻 $monitor 只要在其变量列表中有某一个或某几个变量值发生变化，便在仿真单位时间结束时显示其变量列表中所有变量的值;把被测模块的输出变化记录到数据库文件中（文件格式为VCD,大多数的波形显示工具都能读取该格式）;module FA_Seq (A,B,Cin,Sum,Cout); input A, B, Cin; output Sum, Cout; reg Sum, Cout; reg T1, T2, T3;always@ ( A or B or Cin ) beginSum = (A ^ B) ^ Cin;T1 = A Cin;T2 = B Cin;T3 = A B;Cout = (T1| T2) | T3;end endmodule;‘timescale 1ns/1nsmodule Top; reg PA, PB, PCi;wire PCo, PSum;：FA_Seq F1(PA, PB, PCi, PSum, PCo); initial Begin: ONLY_ONCE reg [3:0] Pal; ;2.2Verilog HDL基本要素;0、Low、False、Logic Low、Ground、VSS、Negative Assertion;Nets（网络连线）： 由模块或门驱动的连线。 驱动端信号的改变会立刻 传递到输出的连线上。 例如：右图上，selb的改 变，会自动地立刻影响或 门的输出。;连接（Nets） 类型变量的种类： 在为不同工艺的基本元件建立库模型的时候，常常需要用不同的 连接类型来与之对应，使其行为与实际器件一致。常见的有以下 几种。 类型 功能 wire, tri 对应于标准的互连线（缺省） supply1, supply2 对应于电源线或接地线 wor, trior 对应于有多个驱动源的线或逻辑连接 wand, triand 对应于有多个驱动源的线与逻辑连接 trireg 对应于有电容存在能暂时存储电平的连接 tri1, tri0 对应于需要上拉或下拉的连接 ; 寄存器（register）类型变量 register 型变量能保持其值，直到它被赋于新的值。 register 型