东北大学EDA数字系统设计第二章改.pptVIP

第2章 Verilog HDL硬件描述语言;2.1 Verilog HDL基本概念;2.1.2Verilog HDL模块的概念及结构 模块（module）是Verilog HDL的基本描述单位;端口定义 模块的端口定义了模块的输入输出口，格式如下： module 模块名（portA,portb, ……）；;端口说明 端口说明用于定义模块的端口队列中的各个端口的I/O传输特性，同时也可以声明各个端口的位宽;内部信号说明 内部信号说明在端口说明中给出端口类型，缺省的端口类型为wire型，也可在端口说明中被明确定义为wire类型，或重新定义为reg型，需要说明的是无论被定义成哪种类型，其端口数据长度必须与原定义一致。 ;功能定义 模块中最重要的是逻辑功能定义，可通过下面3种方法在模块中实现逻辑功能。 ;assign语句—实现组合逻辑最常用的方法之一 ;always语句—既可描述组合逻辑，也可描述时序逻辑 ;模块实例语句—一个模块可在另一个模块中被引用，从而建立了层次化结构描述 格式 module_name instance_name(port_associations)； 其中port_associations 表示形式 Port_expr //依