东北大学EDA数字系统设计第四章改.ppt

第4章 典型数字系统分析与设计 ;4.1 数字系统概述; 控制器;4.2 数码管动态显示扫描电路原理及设计;;;4.2.2 采用Verilog HDL描述的动态显示扫描电路;;module counter( input clk, inout [2:0] q ); reg [2:0] qtemp; assign q=qtemp; always@(posedge clk) qtemp=qtemp+3d1; endmodule ;module decoder138( input a, input b, input c, output [7:0] sel ); reg [7:0] seltemp; wire [2:0] d_in; ? assign sel=seltemp; assign d_in={c,b,a}; ? always@(d_in) case(d_in) 3b000: seltemp=8 3b010: seltemp=8 3b011: seltemp=8 3b100: seltemp=8 3b101: seltemp=8 3b110: seltemp=8 3b111: seltemp=8 default: seltemp=8 endcase endmodule ;module t7_seg( input [3:0] hex, output [6:0] segment ); reg [6:0] segmenttemp; ? assign segment=segmenttemp; ? always@(hex) case(hex) 4b0001: segmenttemp=7b1111001; 4b0010: segmenttemp=7b0100100; 4b0011: segmenttemp=7b0110000; 4b0100: segmenttemp=7b0011001; 4b0101: segmenttemp=7b0010010; 4b0110: segmenttemp=7b0000010; 4b0111: segmenttemp=7b1111000; 4b1000: segmenttemp=7b0000000; 4b1001: segmenttemp=7b0010000; default: segmenttemp=7b1000000; endcase endmodule ;4.3 乘法器的原理及设计;;4.3.2 采用Verilog HDL描述的乘法器;根据上面乘法器结构图，可以编写如下的4x4 乘法器的Verilog HDL程序;always@(posedge clk) begin if(load==1b1) begin at={4‘b0000,a}; bt=b; state=2b00; pp=8 end else begin state=state+2b1; if(bt[0]==1b1) pp=pp+at; bt={1b0,bt[3:1]}; at={at[6:0],1b0}; end end;目前，很多EDA综合系统均支持乘法器的行为描述方式，即直接使用运算符“*”来完成。;4.4 除法器的原理及设计方法;从前面的乘法器介绍可知4x4位乘法器的积是一个8位二进制数，因此，4位除法器应该是一个8位二进制数除以一个4位二进制数。采用的方法是依次从被除数的高位中减去除数，如果不够减，除数右移，直到够减为止。当余数小于除数时则完成除法运算。从除法运算过程可以看出，其主要是移位相减的操作。;;;4.4.2 用Verilog HDL描述的除法器;参考程序;always@(state,st,c) begin load=1b0; overflowtemp=1b0; sh=1b0; su=1b0; case(state) 3d0:if(st==1b1) begin load=1b1; nextstate=3d1; end else nextstate=3d0; 3d1:if(c==1b1) begin overflowtemp=1b1; nextstate=3