硬件描述语言VHDL与其应用.pptVIP

硬件描述语言VHDL及其应用;一、目的;一、高层次设计概述;年代;1.1 EDA工具发展（Cont.）;自顶向下设计方法（Top-down） :系统行为设计 结构设计 逻辑设计 电路设计 版图设计;1.3 深亚微米设计问题;1.4 测试综合;1.4 测试综合（Cont.）;1.5 Top-down设计流程;1.6 硬件描述语言;1.6 硬件描述语言（Cont.）;1.7 综合;1.8 VHDL设计小结;1.8 VHDL设计小结（Cont.）;1.8 VHDL设计小结（Cont.）;1.8 VHDL设计小结（Cont.）;1.8 VHDL设计小结（Cont.）;1.8 VHDL设计小结（Cont.）;1.8 VHDL设计小结（Cont.）;二、如何写优化的VHDL代码;2.1 数据类型;2.1 数据类型(Cont.);2.1.1 赋值语句;iii/ signal s, t, w, m : bit; signal c : bit_vector(0 to 3); c = “1011”; c = s t w m; c = (‘1’, ‘0’, ‘1’, ‘1’);;iv/ signal a_vec : bit_vector(0 to 11); a_vec = B”1100_0011_0011_1100”; a_vec = “1100001100111100”; a_vec = X”C33C”; a_vec = X”C3_3C”;;二进制—B（Binary） 八进制—O（Octal） 十六进制—X（Hexadecimal）;v/ signal A, B, C : bit_vector(3 downto 0); C = A and B;;vi/ slice of array entity VHDL is port(A : in bit_vector(0 to 7); outp : out bit); end VHDL; architecture E1 of VHDL is begin outp = A(5); end;;vii/ Composite data type type date is record year : integer range 1980 to 2030; month : integer range 1 to 12; day : integer range 1 to 30; end record; subtype bit8 is bit_vector(7 downto 0);;vii/ Composite data type signal weekday, today : date; weekday.year = 2003; weekday.monty = 2; weekday.day = 14; today = weekday;;2.1.2 数据类型转换;类型标记转换法;函数转换法;type typeconv_type is array(std_ulogic’low to std_ulogic’high) of bit; constant typeconv : typeconv_type := (‘0’ | ‘L’ = ‘0’, ‘1’ | ‘H’ = ‘1’, others = ‘0’); signal s : std_ulogic; signal a : bit; a = typeconv(s);;How to transform bit type to boolean type?;2.1.3 逻辑运算与关系运算;2.1.4 算术操作;2.1.4 算术操作（Cont.）;2.1.5 连字符和聚集; C(7) = ‘Z’; C(6 downto 3) = A; C(2 downto 0) = ‘0’ A(1 downto 0); C = (7 = ‘1’, 6 = D, 5 downto 2 = ‘1’, others = ‘0’); C = ; -----初始化;2.2 并发/顺序赋值语句;2.2.1 并发赋值语句;2.2.1 并发赋值语句(Cont.);2.2.2 顺序赋值语句;2.2.2 顺序赋值语句(Cont.);2.3 小结;2.3 小结(Cont.);2.4 process;2.4.1 synta