《数字集成电路设计》[课件-第三章3.3MOS动态特性].PPTVIP

? Digital Integrated Circuits2nd Devices MOS电容 - 动态特性 MOS Capacitances Dynamic Behavior 动态响应取决于本征寄生电容、由互连线及负载引起的额外电容所需要时间 本征电容来源：基本MOS结构、沟道电荷以及漏和源反向偏置pn结的耗尽区 除MOS结构电容外，其它两个都是非线性且随外加电压变化 1. MOS结构电容 t ox n + n + Cross section L Gate oxide x d x d L d Polysilicon gate 多晶硅栅 Top view Gate-bulk overlap Source n + Drain n + W Xd：横向扩散 CO：单位晶体管宽度的覆盖电容 栅电容包括两部分 2. Channel Capacitance：沟道电容 CGC 截止区 线性区 饱和 数字设计中最重要的工作状态：饱和，截止 CGC: CGCS, CGCD, CGCB 取决于工作区域、端口电压 源漏间导体 CGCB=0 沟道电容 CGC 与VGS的关系(VDS = 0) CGC 与饱和程度关系 栅至沟道电容的分布情况与VGS和VDS的关系（CGCS, CGCD 随沟道状态变化） VT 耗尽区d增加 饱和增加，总CGC变小 不同工作区域MOS沟道电容的平均分布情况 工作区域 CGCB CGCS CGCD CGC CG=CGC+2CGSO 截止区 COXWL 0 0 COXWL COXWL+2COW 电阻区 0 COXWL/2 COXWL/2 COXWL COXWL+2COW 饱和区 0 2COXWL/3 0 2COXWL/3 2COXWL/3+2COW 3. Junction Capacitance: 结电容（扩散电容） 底板 侧壁 侧壁 沟道 Source N D 沟道阻挡注入 N A ＋ 衬底 N A W x j L S 源-体 漏-体 pn结 底板pn结: NA,ND 侧壁pn结: ND,NA+ 非线性 A. 底板pn结电容 : F/cm2 单位面积结电容（掺杂） WLS : 结面积 突变结: Na→Nd 线性渐变结: N→f(x) Junction Capacitance B. 侧壁pn结电容 Bottom Side wall Side wall Channel Source N D 沟道阻挡层 N A ＋ Substrate N A W x j L S 由掺杂浓度为ND的源区及掺杂浓度为NA＋的p＋沟道阻挡层注入形成。 阻挡层的掺杂浓度通常大于衬底的掺杂，于是形成单位面积较大的电容 侧壁结均为缓变 mj=0.3~0.5 Xj：结深 C’jsw：单位长度侧壁电容 Cjsw：单位周长侧壁电容 器件电容模型 Capacitances in 0.25 mm CMOS process 0.25umCMOS工艺NMOS和PMOS管电容参数 串联的漏区和源区电阻 源-漏电阻 RC：接触电阻 R: 源-漏扩散区方块薄层电阻（20~100） W：晶体管宽度 尺寸缩小-结变浅-接触孔变小 减小了漏极电流 解决方法：低电阻材料覆盖源、漏； 增加W/L 3.17 计算Figure 0.7中M1的栅电容和扩散电容。假设源区和漏区为矩形，宽1um，长0.5um。 （1）利用表3.5的参数确定电容值。mj=0.5，mjsw=0.44 （2）计算以下电压条件下存储在节点In上的电荷量Q Summary of MOSFET Operating Regions Strong Inversion VGS VT Linear (Resistive) VDS VDSAT Saturated (Constant Current) VDS ? VDSAT Weak Inversion (Sub-Threshold) VGS ? VT Exponential in VGS with linear VDS dependence EE141 EE141 ? Digital Integrated Circuits2nd Devices