32位乘加器速度优化设计技术及总结报告.pdfVIP

目 录 第一章 设计目标与方法1 第二章 采用Booth编码和Wallacetree 的乘法器优化设计1 2.1.BOOTH编码1 2.2.WALLACE TREE3 第三章 基于阵列乘法器的参考设计5 3.1.阵列乘法器原理5 3.2.阵列乘法器的实 6 第四章 验证与评估8 4.1.参考设计的验证与评估8 4.2.优化设计的验证与评估9 第五章 总结与展望10 附录与说明12 参考文献13 32位乘加器速度优化设计技术及总结报告 第一章 设计目标与方法 本次设计的目标是优化的32位乘加器，并且设计原则是速度优先。本次优 化设计的参考对象为采用单时钟、以阵列乘法器与先行进位加法器为基础的32 位无符号乘加器。考虑到使用速度优先的设计，本次乘加器优化设计中的加法器 也采用超前进位加法器以得到加法过程时的最小的逻辑深度。因此本次优化设计 中主要的优化对象为乘加器中的乘法器部分。 本次优化设计主要使用的技术方法有：1. 采用Booth编码以减少乘法的计算 步数。2. 采用Wallacetree对部分积进行3-2压缩以减少关键路径的逻辑深度。 本次优化设计主要使用的自动化设计方法有：1. 采用perl脚本自动生成结构 规则性较强的阵列乘法器。2. 采用vperl工具简化verilog代码的书写过程及调 试修改步骤。 本次优化设计的优化目标为：按 “速度优化比 =(优化设计的速度 - 参考设 计的速度)/优化设计的速度”公式来计算时，速度优化比大于等于2。 第二章 采用Booth编码和Wallacetree的乘法器优化设计 2.1.Booth编码 乘法运算可以分为两步，一是求出所有部分积，二将所有部分积求和。因此 乘法器也可以分为两个基本的部分，部分积的生成和部分积求和。部分积是被乘 数x和一个乘数位y 进行逻辑与操作的结果。部分积阵列中的每一行或者是被乘i 数x 的一个副本，或者全是0。在很多情况下，由于乘数中包含较多0，导致部 分积阵列中有许多行全是0，他们对于运算结果没有贡献，担占用了资源。常见 的减少部分积个数的方法，是对乘数进行Booth编码，它使部分积的数目至少可 以减少到原来的一般。减少部分积的数目使相加的次数变少，从而加快了运算速 [1] 度，并且减少了面积 。 2.1.1.改进 Booth编码原理 对于一个数字进行编码的基数越高，则表示这个数字所需要的位的空间长度 1 或位的数目就越少，相应的每个位的取值空间或取值集合元素就越多。但是这给 部分积的产生带来了一定的困难，就不能再由原来2 的补码方式下简单的逻辑相 与产生相应的部分积了。因此，必须再进行高基的重新编码，同时尽可能使得每 个位的取值空间或取值集合元素达到最小，即要求编码的冗余度最小，一种正负 取值空间对称的最小冗余编码形式，即对称的最小冗余编码可以满足这种要求， 实现改进的Booth算法，可以使部分积的行数大大减少，同时又可以最大程度的 [2] 缩小部分积生成的复杂性。改进的Booth算法目前广泛应用于乘法器结构中 。 2.1.2.改进 Booth编码实现 改进的Booth编码推演过程在此不再赘述，其主要计算方法为：乘数按三位 一组进行划分，相互重叠一位，所形成的部分积的数目等于乘数宽度的一半。其 产生部分积的规则如下表所示： 也就是说，在原来32位无符号数乘以32位无符号数的过程中，将产生32 个部分积(xy[0]~xy[31])，而采用改进的Booth编码后，仅产生B[0]-B[15]这 16个有符号部分积。 注意到上表中，需要用到被乘数x 的相反数-x，因此在此要涉及到取补码操 作。在本设计中，Booth编码模块不做取补码操作，而放在乘法器模块中做。因 此对于Booth编码模块来说，被乘数x 和其补码-x为两个输入。Booth编码模块 结构图如下： 2 实 Booth编码的verilog代码如下： 2.2.Wallacetree 2.2.1.Wallacetree原理 提高乘法运算速度的另一方法是利