2011年Verilog与FPGA试题A卷.docVIP

共 页 第 页 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 份 （附答题纸 页） always @(s1 or s0 or i0 or i1 or i2 or i3) case ( ) //Switch based on concatenation of control signals default: $display(Invalid control signals); endcase endmodule 四、设计分析：看下面设计模块，写出完成的设计功能 module test5 (result, opa, opb); parameter size=8; input[size-1:0] opa, opb; output[2*size-1:0] result; reg[2*size-1:0] shift_opa,result; reg[size-1:0] shift_opb; always@(opa or opb) begin result=0; shift_opa=opa; shift_opb=opb; repeat(size) begin #20 if(shift_opb[0]) result=result+shift_opa; shift_opa=shift_opa1; shift_opb=shift_opb1; end end endmodule 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则按零分计。 共 页 第 页 说明：1、除填空题、图解及特要求外一般不留答题空间。 总印 份 （附答题纸 页） 2．装订试卷，考生答卷时不得拆开或在框外留写标记，否则安零分计。 西安邮电学院课程考试试题（A卷） （ 2011 —— 2012 学年度第 1 学期） 课程名称： Verilog与FPGA设计 试卷类型：（A、B、C） 考试专业、年级：集成电路设计与集成系统 题号 一 二 三 四 五 六 七 八 九 总分 得分 阅卷人 ------------------------------------------------装----------------------------------------------订----------------------------------------------------线---------------------------- ----- ------------------------------------------------装----------------------------------------------订----------------------------------------------------线---------------------------- ----- ------------------------------------------------装----------------------------------------------订----------------------------------------------------线---------------------------- ----- ------------------------------------------------装----------------------------------------------订----------------------------------------------------线---------------------------- ----- 专业班级 姓名 学号