数字系统EDA技术（廖阔）第三章 VHDL程序设计2.pptVIP

1、基本门电路 2、编码器 设计一个 8 输入优先级编码器，y0 级别最低，y7 级别最高；输出为3位编码。 加法器仿真结果： 三态门仿真结果： 比较：异步置位的锁存器（Latch） 2、寄存器 8位串行输入、串行输出移位寄存器： 移位寄存器仿真结果： 可逆计数器仿真结果： 60进制计数器仿真结果： 例：由8个触发器构成的行波计数器： 8 位行波计数器仿真结果： 4、序列信号发生器、检测器 1）序列发生器 三 存储器设计 1、ROM library ieee; use ieee.std_logic_1164.all; entity t_ff is port(t, clk : in std_logic; q : buffer std_logic); end t_ff; architecture rtl of t_ff is begin process(clk) begin if clk’event and clk=‘1’ then if t=‘1’ then q=not q; else q=q; end if; end process;