数字系统EDA技术（廖阔）课程总结与作业解答2013.pptVIP

方法二: 把内部看成一个移位器件， 用移位的方式产生 1 1 1 0 1 0 1 0 10、用VHDL设计一个电路，在实验箱的数码管上显示国际救难信号SOS。 内部流程 分频器 扫描计数器 数据分配 及译码 10MHZ Seg[6:0) dig[2:0) 11、用结构列化语句实现8位全加器。其中8位全加器由两个四位的加法器构成。并写出四位加法器的VHDL功能。 ADDER4 A(7:4) B(7:4) S(7:4) CIO CI ADDER4 A(3:0) B(3:0) S(3:0) CO 12、设计一个对输入信号fin 按预定模进行分频的分频器，如下图，其中din为分频器的预置分频数，fin 为被分频的输入信号，rst为系统的复位信号。 分频器 din[3..0] rst fin fout 备注： if s=din/2 then fout= not fout 13、针对系统10MHZ的时钟源，分别产生1HZ、100HZ及1KHZ的时钟信号。要求用具有类属声明底层模块的层次化设计方式实现3个不同频率的输出。 10M分频器 10K分频器 1K分频器 CLK_10MHZ CLK_1HZ CLK_100HZ CLK_1KHZ 14、设计一个计时器，计时最大值为59分59秒。计时器具有开始/停止及异步复位功能，计时数据用数码管显示。数码管显示为扫描模式，共阴驱动