基于QuartusⅡ的VHDL语言多功能数字钟.docVIP

基于QuartusⅡ的VHDL语言多功能数字钟 注：任何人不得作为商业用途 数字钟的功能 1）以24小时制显示时、分、秒计数； 2）时间清零，时设置，分设置功能； 整点报时功能。 实验环境 1.软件环境：QuartusII 7.2 2.硬件环境：MAXII-EPM240T100C5 1.分频器 1KHz分频器VHDL： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FPQ1K is port(clk :in std_logic; q1khz :out std_logic); end ; architecture behav of FPQ1K is begin s1:process(clk) variable count2: integer range 0 to 50000; begin if (clk=1and clkevent)then count2:=count2+1; if (count2=25000) then q1khz=1; elsif (count2=50000) then q1khz=0; count2:=0; end if; end if; end process; END behav; 1