数电部分第4篇组合逻辑电路.ppt

第四章 组合逻辑电路 组合逻辑电路的分析与设计 组合逻辑电路的竞争冒险 编码器 译码器 比较器 数据分配器与选择器 加法器和算术逻辑单元 掌握组合逻辑电路的分析和设计方法。 了解组合逻辑电路的竞争冒险现象及其消除方法。 学会使用常见的组合逻辑电路及其集成芯片 4.1 组合逻辑电路的分析与设计 4.3 编码器 （2）由真值表写出各输出的逻辑表达式为： 从上面例子不难看出，编码电路实质上就是实现用二进制表示信息和符号的电路，编码器按功能课分为二—十进制编码器，二进制编码器等；按信号有无权限级别又分为普通编码器和优先编码器。 利用约束项化简，得： 集成优先编码器举例 ——74148（8线-3线） 注意：该电路为反码输出。EI为使能输入端(低电平有效)，EO为使能输出端(高电平有效) ，GS为优先编码工作标志(低电平有效)。 74LS148的逻辑功能描述： 74LS148优先编码器管脚图 编码器的应用 2．组成8421BCD 编码器 4.4 译码器 4.4.1 二进制译码器 3线－8线译码器74LS138 例2 用74138译码器实现一位减法器 解：Ai、Bi、Ci分别表示被减数、减数和低位来的借位，Di、Ci+1表示差和该位的借位信号 （1）列真值表 （2）写出表达式并化简 （3）画逻辑图 ★译码器的扩展——用两片74138扩展为4线—16线译码器 ★由74LS138译码器构成的数据分配器 4.4.2 二—十进制译码器 4.4.3 数字显示译码器 1. 七段字符显示器： 2．七段显示译码器7448 七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器。 将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。 具有无效0消隐功能的多位数码显示系统 用7448驱动BS201的连接方法 4.5 数据分配器与数据选择器 例1: 逻辑函数变量数大于数据选择器输入变量个数。例 试用4选1数据选择器实现逻辑函数： 解：将A、B 接到地址输入端，C加到适当的数据输入端。 4.6 加法器与算术逻辑单元 由此得出:  4位超前进位加法器74LS283 的逻辑图 4.7 数值比较器 1．常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、数值比较器、加法器等。 2．上述组合逻辑器件除了具有其基本功能外，还可用来设计组合逻辑电路。应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少 3．用MSI芯片设计组合逻辑电路最简单和最常用的方法是，用数据选择器设计多输入、单输出的逻辑函数；用二进制译码器设计多输入、多输出的逻辑函数。 4.6.2 全加器 输入 Ai 表示两个同位相加的数 Bi Ci 表示低位来的进位 输出 表示本位和 表示向高位的进位 Ci+1 Si 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 全加器： (1)列真值表 (2)写出逻辑式 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 Ai Bi Ci Si Ci+1 CO ? CI 逻辑符号： 半加器构成的全加器 1 Bi Ai Ci Si Ci+1 CO ? CO ? 4.6.3 多位加法器 功能：实现N位二进制数相加 按实现方法分类：串行进位加法器、超前进位加法器 1.串行进位加法器 例：用全加器实现4位二进制数相加。 低位全加器进位输出 高位全加器进位输入 注意：C-1=0 4位串行进位加法器 这种加法器的最大缺点是运算速度慢，做一次加法运算可能需要四个全加器的传输延迟时间。但是其电路结构比较简单。 2.并行（超前）进位加法器 定义： 则： Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0