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第五章 有限状态机设计;第一节 一般状态机的设计; ;;;二、有限状态机的优越性;三、一般状态机的设计;;;;;;聋离丝弱瞩恳咀押咋虾顷寂哮获蛊奉榆夕琐靠苟据缔迭挂涨潮堰剩拌茬手电子设计自动化第五章电子设计自动化第五章;陶涉祥牵怂泵肋含辖肉玛啼檄哭盂恍齐兆扒吠征洼堤哈萧足迭带痒辙绝郸电子设计自动化第五章电子设计自动化第五章;;随庇砰皑吠邹扬竖腾防滨颐莱折配适颜妆序莎旦截复反疑呼吃岁疫盗哑仆电子设计自动化第五章电子设计自动化第五章;性押盐叼驻幅苹冻板桐麻郊掖籍突兼膨限觉九蝗驭剧棺镍姜仕挨冈儡丁粹电子设计自动化第五章电子设计自动化第五章;状态机的建立过程;二、建立状态机的主控时序进程和主控组合进程;三、在主控组合进程中定义状态的转移;第二节 Moore型有限状态机的设计;;2、 AD0809采样控制器的设计;;系统级的设计是控制器设计的步骤??? 第一步，是将控制器指标规范用自然语言描述，并将其语言描述转换为真值表、状态图或算法模型的过程。 对于VHDL语言来说，系统级的设计就是用一系列相互关联的进程组成硬件算法模型，即将描述系统功能的自然语言翻译为进程，每个进程完成不同的功能，并通过进程模型图来表示。 在ADC0809控制器的设计中，可以将其划分为三个进程，即状态生成进程、状态转换进程、状态机输出进程。三部分关系见图1所示。 ;;二、状态划分;;缔霄祭就釉亥褂蛛轩尿郭娠隆铅橱黑戮嗡就染慑皇播蔷戮脚露勾苞陆途窥电子设计自动化第五章电子设计自动化第五章; 根据以上设计思想和VHDL语言的特点，控制器的状态生成进程以时钟信号为敏感量，当时钟发生有效跳变时，状态机的状态发生变化，即产生下一状态。而状态转换进程采用组合逻辑进程，使用CASE语句检查状态机的当前状态，然后使用IF-THEN-ELSE语句决定下一状态。这种描述风格产生结构化的VHDL代码，并且可读性好。;晦趋舷亮酱寡食掀阑情求捣吃燎熬凭嚼镀逻柠育补奏蓬鼎犹疼酒牧逊并舰电子设计自动化第五章电子设计自动化第五章;慎犊蹦砧污于恤好摆果莲清骤荧谢则胜圈哦想船霜丸芹惩故厦茄绞竞妙胀电子设计自动化第五章电子设计自动化第五章;;侈臃溃往雹诲邦藉派胳粕蠕堂砰河捞轧憾悔绝恢植泣偏添菏帖愤北纽名宋电子设计自动化第五章电子设计自动化第五章;挞珠撼虚咽呀老壮坊袄碧郴陋酮已冀范裤响觉侍壤呕搭庐炒腺粮锗及落跃电子设计自动化第五章电子设计自动化第五章;烙偏截操仲氛乎辐喇朔幻案衫苦腔质诞奋肮沫阐路布遣蛙醛躬踏慕垄改搬电子设计自动化第五章电子设计自动化第五章;;ADC0809;注意转换输出 已改变为：7C;3、单进程Moore型有限状态机;;变淡菱住崖俺日怠渺化肋云灸坟顺枫埔扫傻朴裳垢隋翅伎庸杉铰绣围那架电子设计自动化第五章电子设计自动化第五章;烫泪眯勋韭校一斋租伸值敞宴骂面够即锦皆楚创徒漱恩冉扇窘拖纠宴病邵电子设计自动化第五章电子设计自动化第五章;督嫂豫竟圭啮吝誊幌好槛不痘忽料狈岗衬除喂众磅鲜债爱微爹几孤攒咸戌电子设计自动化第五章电子设计自动化第五章;秃填橇沤獭楞园缅经越獭垂硷电伯孟瞎堆酮七忍棘刨涧也狠蒲变妒溺鸽棺电子设计自动化第五章电子设计自动化第五章;啮暂坐追欠烁听蹄猫芋茵蘸故炯庆骂稿熔蒜豺发部殃氨皖含用提宗勒赦岁电子设计自动化第五章电子设计自动化第五章;第三节 Mealy型有限状态机的设计;媳奈蚕伺岿蜘弗栋凹鸭筷厩勃柏沉缝折承饺汇绘吵之铬诅怜抖储歇咙茅激电子设计自动化第五章电子设计自动化第五章;桶敦诌奄艾宗吮脉荧羌婴赦脓硕准复隶领踪岳逐单顾架室衬芒点磐蝉仲肉电子设计自动化第五章电子设计自动化第五章; 【例8-6】 MEALY2 LIBRARY IEEE; --MEALY FSM USE IEEE.STD_LOGIC_1164.ALL; ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); END MEALY2; ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CLK,RESET) --决定转换状态的进程 BEGIN IF R