Verilog 硬件语义.pdf

浅析Verilog HDL 硬件语义 ONIONI ONIONI 2004.8.14 1 内容简介 内容简介 n 写本文的初衷是为了使已经对Verilog HDL 有过初步了解 的读者，能够更进一步的了解Verilog HDL 与综合后的硬 件之间的映射关系，从而把握Verilog HDL 的应用规则， 改善代码风格，写出高效，可综合的代码。 n 全文共分为3个部分： ¤ Verilog HDL 的基本知识 ¤ Verilog HDL 从结构语句到门级映射 ¤ 模型的优化 n 参考文献： ¤ Verilog HDL Synthesis A Practical Primer. J.Bhasker ¤ A Guide To Digital Design And Synthesis. Samir Palnitkar ¤ Verilog HDL Reference Manual. Synopsys 2 什么是综合？ 什么是综合？ n 综合是从采用Verilog HDL描述 n 综合 的寄存器传输级（RTL ）电路模 型构造出门级网表的过程。 n 综合可能有个中间步 ， 的 生成 网表是 一 RTL级 能 连接由 些 功 块 。这时就 RTL组成模块构造 需要 RTL模块构造 器来针对用户指定的 标 从 目 工艺 器 中构造 预定义库取每一个必 或获 的RTL 能 的门级须网表。功 块 n 门级网表之后，产生逻辑优化器读入网表 用户指定的面积和并以定时 逻辑优化器 面积和定时 约束为 目标优化网表。这些面积和定时约束也可 用来指导RTL模块以 约束 面积和定时约束 RTL模块 构造器 适当的 选取或 RTL级 能 。生成 功 块 构造器 n 这里我 研究Verilog 的硬件语们 是为了分 义个 ： 析以下几 问题 ¤ 1） 型 硬件数据类？2 ） 如何变成映射 常量如何成逻辑值？3 ）语句 硬件？ 变成 3 逻辑值体系 逻辑值体系 n Verilog HDL 中的 与硬 n 硬件 模中 用的 有：建 常 值 ¤ 0 逻辑 件 模中的 之间的对应建 值 ¤ 1 逻辑 关系 ： 如下 ¤ 0 -- 0 逻辑 ¤ 高 阻抗 ¤ 0