利用VHDL的实现通用计算器的源程序.docxVIP

源程序： 4位二进制并行进位加法器的源程序 ADDER4B.VHD如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS --四位二进制并行加法器 PORT(ci：IN STD_LOGIC; --低位进位 a:IN STD_LOGIC_VECTOR3 DOWNTO 0); --4位加数 b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数 s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和 co:OUT STD_LOGIC --进位输出 ); END ADDER4B; ARCHITECTURE behave OF ADDER4B IS SIGNAL SINT:STD_LOGIC_VECTOR(4 DOWNTO 0); --部定义的一个数据 SIGNAL aa，bb：STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN aa=’0’a; --将4位加数矢量扩为5位，为进位提供空间 bb=’0’b; --将4位被加数矢量扩为5位，为进位提供空间 INT=aa+bb+ci; -- 相加 s=SINT(3 DOWNTO 0); co=SINT(4); --最高位为输出进位 END behave; 顶层模块：8位二进制并行进位加法器的部分程序ADDER8B.VHD如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS PORT(ci：IN STD_LOGIC; a:IN STD_LOGIC_VECTOR(7 DOWNTO 0); b:IN STD_LOGIC_VECTOR(7 DOWNTO 0); s:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); co:OUT STD_LOGIC ); END ADDER8B; ARCHITECTURE a OF ADDER8B IS Component adder4B --引用4位二进制并行进位加法器 PORT(ci：IN STD_LOGIC; a:IN STD_LOGIC_VECTOR3 DOWNTO 0); b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC ); END COMPONENT; SIGNAL CARRY_OUT:STD_LOGIC; --4位加法器的进位标志 BEGIN U1:ADDER4B --安装一个4位二进制加法器U1 PORT MAP(ci=ci,a=a(3 DOWNTO 0),b=b(3 DWONTO 0),s=(3 DOWNTO 0),co=CARRY_OUT); U2:ADDER4B --安装一个4位二进制加法器U2 PORT MAP(ci=CARRY_OUT,a=a(7 DOWNTO 4),b=b(7 DWONTO 4),s=(7 DOWNTO 4),co=co); END behave; 加法器VHDL程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder IS port(a:in std_logic; --被加数a b:in std_logic; --加数b ci:in std_logic; --输入进位 s:out std_logic; --结果输出 co:out std_logic --输出进位 )