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锁相环（Phase-Locked Loop, PLL）是一个自动相位控制系统，在输入信号频率改变或含有噪声的情况下，产生与输入信号频率保持同步的输出信号。 ——环路锁定时，其输出信号频率与输入信号频率相等，二者保持一个固定的相位差值。 锁相环——模拟锁相环（APLL） 数字锁相环（DPLL） 9.6 锁相环 ( PLL ) 1. 鉴相器PD——相位比较电路 锁相环由鉴相器PD 、环路滤波器LF和压控振荡器VCO三大部分组成，并形成带有反馈的闭环结构。 实现输入信号ui(t)和压控振荡器输出uo(t)的相位鉴别。 输入信号 VCO的输出 9.6.1 模拟锁相环(APLL)的基本结构 差频成分 (低频信号分量 ) 相差?? 和频成分 (高频信号分量 ) 1. 鉴相器PD——相位比较电路 ui(t) uo(t) uD(t) 2. 环路滤波器LF——低通滤波器 环路滤波器主要有两种功能：一是抑制uD(t)中的高频分量和干扰；二是决定PLL电路的传输特性。 将环路滤波器视作理想低通滤波器，环路滤波器的输出 KF为滤波器的通带增益 Kd为鉴相灵敏度 当?i=?o时，uE(t)为直流分量，uE(t)∝??。 3. 压控振荡器VCO——输入电压控制输出频率 VCO的压控特性为 Ko为压控灵敏度 ?0为VCO的固有频率 9.6.2 模拟锁相环(APLL)的工作原理 设电路开始工作时，?o ? ?i，则在 uE(t) 的作用下，?o逐渐向 ?i 逼近，直至?o= ?i ，输出与输入同步，相位差恒定，称锁相环进入锁定状态。 VCO的输出作为反馈信号送入鉴相器进行相位比较，通过电路的自动调节功能，最终使VCO的输出稳定在一个固定的频率和相位，因而PLL电路采用了负反馈技术。 1. PLL的基本概念 (1) 频率牵引 在 uE(t) 的控制下，输出信号频率 fo 向输入信号频率 fi 趋近，称为频率牵引。 (2) 捕捉过程 若锁相环的?o? ?i ，并且差频高于滤波器的截止频率，那么鉴相器输出的差频与和频将一起被环路滤波器抑制，使回路无法锁定，称锁相环处于失锁状态。 如果?i与VCO的固有频率?0接近，使差频分量接近滤波器通带的边缘，并能通过滤波器，那么VCO的输出?o将朝着输入?i逐渐逼近，直至进入锁定状态。 ——从环路失锁到环路锁定的过程。 (3) 捕捉带 PLL捕捉输入信号所需要的时间称为捕捉时间(或牵引时间)，用 tc 表示。锁相环路由失锁进入锁定所允许的输入信号的最大频率失谐范围称为捕捉带或捕捉范围 fCR。 (4) 环路跟踪及同步带 环路锁定后，锁相环处于动态跟踪状态，输入信号的频率发生变化时，使锁相环重新达到锁定状态，使输出频率始终同步跟踪输入频率，这一现象称为环路跟踪。 1. PLL的基本概念 在锁相环保持跟踪状态下，环路能保持锁定的输入信号频率的最大变化范围称为同步带，又称同步范围 fLR 。 ——为获得锁定，?i 与?o 之间应有的接近程度。 2. PLL的基本特性 (1) 锁定状态无频差 当环路输入固定参考频率的信号，锁定以后 VCO 输出频率与参考频率的频差为零，只存在一个稳定的相位差，成为一个无静态误差的自动频率控制系统。 (2) 窄带跟踪特性 当环路的输出频率被锁定于输入频率(如载波频率)时，若载波频率发生缓慢变化，输出中心频率能够自动跟踪输入频率的变化。将环路滤波器设计成窄带滤波器，此时锁相环特别适用于从强噪声中检测微弱信号。 (3) 调制跟踪特性 在锁定状态，如果输入频率在一定范围内瞬时变化，如宽带调频信号，环路的输出频率也可自动跟随输入频率瞬时变化，即具有调制跟踪特性。将环路设计成宽带，宽带跟踪环通常用于对宽带已调制信号的解调。 9.6.3 集成锁相环 1. CC4046的内部结构 CMOS锁相环由三个基本单元构成：相位比较器、压控振荡器和低通滤波器。 CC4046芯片包含两个相位比较器和一个压控振荡器，需要外接阻容元件(R3、C2)构成低通滤波器。 当压控振荡器的禁止输入端 INH为高电平时，VCO被封锁。压控振荡器的振荡频率和电源电压及外接阻容元件数值有关。CMOS锁相环 CC4046 的振荡频率约为 0.5Hz~1.5MHz ，线性度为0.3%～1%左右，是性价比较