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2011-10-12 基于FPGA的m序列产生电路 m序列也称为最长线性反馈移位寄存器序列，属于伪随机序列的一种。m序列的产生比较简单，可以利用r级移位寄存器产生长度为2r-1的序列信号。 m序列产生电路的结构主要分为两类，简单型码序列产生器（Simple Shift Register Generator，SSRG）和模块型码序列产生器（Modular Shift Register Generator，MSRG）。基于FPGA的电路实现时，两者的方法类似。 简单型码序列产生器的m序列特征多项式如式（1）所示。 fSSRG（x）= C0x0 + C1x1 + C2x2 + C3x3 + … + Crxr （1） 多项式中的系数C可以取“0”，或者“1”。简单型码序列产生器的结构图如图1所示。 图1 简单型码序列产生器的结构图 如果多项式中的系数取“0”，结构图中对应的反馈支路断开；系数取“1”，结构图中对应的反馈支路连通。 特征多项式的系数决定m序列特征多项式，也就决定了一个m序列的输出波形。特征多项式的系数可以通过查表获得。系数与输出波形之间的关系不清楚。 利用D触发器的级联可以实现结构图中的移位寄存器功能，即方框a的功能；使用异或门可以实现结构图中加法器的功能。图2为采用Quartus II开发软件的原理图输入方式完成式（2）多项式实现电路图[1]。 fSSRG（x）= 1 + x2 + x5 （2） 图2 fSSRG（x）= 1 + x2 + x5简单型码序列产生器的电路图 式（2）多项式的r为5，电路中使用了5级D触发器的级联；多项式中的C2和C5不为0，因此第2级D触发器和第5级D触发器的输出被反馈回到输入端；使用2输入异或门实现2输入加法器。 图2所示的电路图，在加法器之后添加了1个反相器来避免输出全0状态。电路初始化时，5级D触发器被全清零，如果没有这个反相器将使得第1级D触发器的反馈输入也为0，从而使得电路输出为全0状态。 图2所示电路的模拟输出波形如图3所示。 图3 fSSRG（x）= 1 + x2 + x5简单型码序列产生器的模拟波形图 模拟输出波形的时钟频率为10MHz，采用时间模拟模式。电路开始工作前需要输入清零信号（clrn），低电平有效，使所有的D触发器的状态清零。 在使用EPF10K10LC84-4作为目标器件，采用速度优先的综合优化技术，实现图2所示电路需要的芯片资源如下。 Total logic elements : 5 / 576 ( 1 % ) Total pins : 3 / 59 ( 5 % ) Total memory bits : 0 / 6,144 ( 0 % ) 时钟信号clk最高频率：125MHz。 2011年全国大学生电子设计竞赛试题，简易数字信号传输性能分析仪（E题），要求产生式（3）多项式要求的m序列信号作为测试信号。 fSSRG（x）= 1 + x2 + x3 + x4 + x8 （3） 要求产生式（4）多项式要求的m序列信号作为模拟噪声信号。 fSSRG（x）= 1 + x + x4 + x5 + x12 （4） 式（3）多项式的实现电路图如图4所示。 图4 fSSRG（x）= 1 + x2 + x3 + x4 + x8简单型码序列产生器的电路图 在使用EPF10K10LC84-4作为目标器件，采用速度优先的综合优化技术，实现图4所示电路需要的芯片资源如下。 Total logic elements : 8 / 576 ( 1 % ) Total pins : 3 / 59 ( 5 % ) Total memory bits : 0 / 6,144 ( 0 % ) 时钟信号clk最高频率：125MHz。 图4所示电路的模拟输出波形如图5所示。 图5 fSSRG（x）= 1 + x2 + x3 + x4 + x8简单型码序列产生器的模拟波形图 式（4）多项式的实现电路图如图6所示。 图6 fSSRG（x）= 1 + x + x4 + x5 + x12简单型码序列产生器的电路图 在使用EPF10K10LC84-4作为目标器件，采用速度优先的综合优化技术，实现图6所示电路需要的芯片资源如下。 Total logic elements : 12 / 576 ( 2 % ) Total pins : 3 / 59 ( 5 % ) Total memory bits : 0 / 6,144 ( 0 % ) 时钟信号clk最高频率：125MHz。 图6所示电路的模拟输出波形如图7所示。 图7 fSSRG（x）= 1 + x + x4 + x5 + x12简单型码序