用VHDL语言在CPLD／FPGA上实现浮点运算.pdfVIP

维普资讯 第 23卷第 5期 暨南大学学报 (自然科学版) Vo1．23No．5 2002年 10月 JournalofJinanUniversit3(NaturalScience) 0ct．20o2 用 VH L语言在 CPLD／FPGA上实现浮点运算 沈明发， 易清明， 黄伟英， 周伟贤 (暨南大学电子工程 系，广东 广州 510632) [摘 要] 介绍了用 VHDL语言在硬件芯片上实现浮点加／减法 、浮点乘法运算的方法 ，并 以Ahera 公司的FLEX10K系列产品为硬件平台，以MaxplusII为软件工具 ，实现了6点实序列浮点加 ／减法 运算和浮点乘法运算 ． [关键词] 超高速集成电路硬件描述语言VHDL； 浮点运算 ； 复杂可编程逻辑器件 CPLD／FPGA 现场可编程 门阵列 [中图分类号] TN911．72 [文献标识码] A [文章编号] 1000—9965(2002)05—0019—06 随着 CPLD和 FPGA的出现 以及 EDA技术 的成熟 ，采用 CPLD／FPGA实现数字信号处理 的 方法 已经显示 出巨大的潜力 ．由于 CPLD／FPGA器件具备在线可编程能力 ，克服 了专用处理器 灵活性方面的不足 ，同时兼备 了高速和低成本 的优 点，使 CPLD／FPGA在数字信号处理领域得 到广泛应用_ll2J．近年来 ，高密度可编程器件 CPLD／FPGA的集成度 、速度不断提高 ，设计手段 更加完善 ．Xilinx公司的XCAO00系列和 Ahera公司的FLEX10K系列都提供 了5万 门以上 ，超过 100MHz工作频率 以及多达 500个管脚的 FPGA产品，可 以按照用户的要求设计 出有多附加功 能的专用 DSP代替品L3J． 浮点数的运算是数字信号处理的最基本的运算 ，浮点数具备动态范围大的特点，但是 由于 浮点运算器件的电路 比较复杂 ，所 以大多数 的EDA软件 目前 尚不支持浮点运算 ，浮点运算器 件只能 自行设计 ，在设计过程还要考虑运算精度 、运算速度 、资源 占用 、设计复杂度 的折衷 ． 1 浮点数格式简介 浮点数据通常表示为 ：Ⅳ=(一1) XM XR ．其 中 是浮点数的尾数 ， 是基数，E是阶 码 ，S是数据 的符号位_4J． 浮点数通常有 8、16、32及 64位等，位数越长表示的数据 的范围越大，精度也越高 ，但 占用 的系统资源也越大 ．为 了减少资源 占用量 ，本文采用如下的8位浮点数格式 ： 口 口 口 口 口 口 口 口 d7 d6 d5 d4 d3 d2 dl d0 阶码 E 占3位 ：d0～d2；尾数 占4位 ：d3～d6；符号位 S占 1位 ：d7．用此格式表示十进 制数的示例 ： [收稿 日期] 20O2—03—14 [作者简介] 沈明发(1955一)，男，讲师，研究方向：电子技术的实验教学与研究 维普资讯 20 暨南大学学报(自然科学版) 2002正 十进制数 8位浮点数二进制数 0 00000 000或 10000 000 1．5 01100 001 — 3．0 11100 010 2 浮点N ／减法器的设计和测试 浮点数的加法和减法需要经过对阶、尾数运算、规格化、舍人操作和判断结果正确性 5个 步骤 ．具体实现时把规格化 、舍人操作和判断结果正确性做在 同一部分 ，整个浮点加减法器简 化为：对阶、尾数运算、规格化 3部分． 2．1 对 阶 对 阶操作 ，就是使两个数据 的