EAD-第3章VHDL基本结构题库.ppt

EDA技术 * LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY COUNTER IS PORT (CLK,CLR: IN STD_LOGIC； Q: OUT INTEGER)； END COUNTER； 第3章 VHDL硬件描述语言 【例3.6.2】设计两个计数位宽分别为4位和8位的计数器。 设两个计数器具有相同的功能和外部结构，只是计数位宽不同。用一个计数器实体来实现两个不同结构体的配置。 程序清单： 计数器的实体 EDA技术 * 第3章 VHDL硬件描述语言 【例3.6.2】设计两个计数位宽分别为4位和8位的计数器。 程序清单： ARCHITECTURE COUNT4 OF COUNTER IS BEGIN PROCESS (CLK) VARIABLE QQ: INTEGER:= 0； BEGIN IF CLR=0 THEN QQ:= 0； ELSIF (CLK EVENT AND CLK=1) THEN IF QQ=15 THEN QQ:= 0； ELSE QQ:= QQ+1； END IF； END IF； Q